JPH056352B2 - - Google Patents
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- JPH056352B2 JPH056352B2 JP59116749A JP11674984A JPH056352B2 JP H056352 B2 JPH056352 B2 JP H056352B2 JP 59116749 A JP59116749 A JP 59116749A JP 11674984 A JP11674984 A JP 11674984A JP H056352 B2 JPH056352 B2 JP H056352B2
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- Japan
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- area
- fet
- substrate
- collector
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- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/80—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs
- H10D84/82—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components
- H10D84/83—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components of only insulated-gate FETs [IGFET]
- H10D84/85—Complementary IGFETs, e.g. CMOS
- H10D84/854—Complementary IGFETs, e.g. CMOS comprising arrangements for preventing bipolar actions between the different IGFET regions, e.g. arrangements for latchup prevention
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Bipolar Integrated Circuits (AREA)
Description
【発明の詳細な説明】
［産業上の利用分野］
埋設型のコレクタを有する半導体集積回路。
［従来技術］
CMOS（コンプリメンタリー金属酸化物半導
体）集積回路等の半導体装置は寄生的に出来る
PNPN構造を含みこれはラツチ・アツプという
困るSCR作用を呈することがある。このラツ
チ・アツプとは、特定の条件下で、このPNPN
構造の内の１つの接合が順バイアスになり回路が
オンになることである。回路は順バイアスを与え
た信号が除かれた後もオンでありつづけ、これが
回路の論理的接続を止め、場合によつてはこれが
持続し、過大電流によつて回路や部品の傷損を起
す。
体）集積回路等の半導体装置は寄生的に出来る
PNPN構造を含みこれはラツチ・アツプという
困るSCR作用を呈することがある。このラツ
チ・アツプとは、特定の条件下で、このPNPN
構造の内の１つの接合が順バイアスになり回路が
オンになることである。回路は順バイアスを与え
た信号が除かれた後もオンでありつづけ、これが
回路の論理的接続を止め、場合によつてはこれが
持続し、過大電流によつて回路や部品の傷損を起
す。
従来、ラツチ・アツプを防ぐため、電源を特定
の順序で入れたり、余分の部品を付加したり、過
渡的現象を防いだりして来た。しかし、回路寸法
が小さくなり、密度が上ると、これらの技術がう
まく適用できない場合も増して来た。
の順序で入れたり、余分の部品を付加したり、過
渡的現象を防いだりして来た。しかし、回路寸法
が小さくなり、密度が上ると、これらの技術がう
まく適用できない場合も増して来た。
回路形成技術において、ラツチ・アツプを防ぐ
ようにすることも試みられ、例えばCMOS回路
内での寄生的バイポーラ・トランジスタを排除す
るために絶縁体を用いる絶縁分離法がある。又他
の技術としては、サフアイアの基体を用い、ベー
ス内の小数キヤリヤを減らして電流利得を下げる
ため、金の添加とかCMOS構造をＸ線やガンマ
線に当てたり、寄生バイポーラ・トランジスタの
ベースをごく深くして電流利得の低下と高い小数
キヤリヤベース転移時間を発生させたりすること
がある。この他にも、半導体表面に不純物拡散区
域を作り、寄生PNPトランジスタとNPNトラン
ジスタの間の導通を防いだり、PNPとNPNのト
ランジスタのベースの実効長さを大きくしてDC
増幅率を下げたり、電源とCMOSトランジスタ
の間に抵抗を入れた例がある。これら技術は、過
大な接合リーク電流、回路密度の低下、ラツチ・
アツプ防止の不完全、歩留りの低下、スループツ
トの制限、コスト高等の問題をかかえている。
ようにすることも試みられ、例えばCMOS回路
内での寄生的バイポーラ・トランジスタを排除す
るために絶縁体を用いる絶縁分離法がある。又他
の技術としては、サフアイアの基体を用い、ベー
ス内の小数キヤリヤを減らして電流利得を下げる
ため、金の添加とかCMOS構造をＸ線やガンマ
線に当てたり、寄生バイポーラ・トランジスタの
ベースをごく深くして電流利得の低下と高い小数
キヤリヤベース転移時間を発生させたりすること
がある。この他にも、半導体表面に不純物拡散区
域を作り、寄生PNPトランジスタとNPNトラン
ジスタの間の導通を防いだり、PNPとNPNのト
ランジスタのベースの実効長さを大きくしてDC
増幅率を下げたり、電源とCMOSトランジスタ
の間に抵抗を入れた例がある。これら技術は、過
大な接合リーク電流、回路密度の低下、ラツチ・
アツプ防止の不完全、歩留りの低下、スループツ
トの制限、コスト高等の問題をかかえている。
特に、米国特許第4161417号、第4203126号を挙
げると、これらには埋設区域をもつCMOSが示
されている。第１の導電型（実施例でＮ）の基体
上にエピタキシヤル層があり、第２の導電型(P)の
ウエルに近接して第２の導電型の埋設区域が、基
体とエピタキシヤル層内でこのFETのＰソース
とドレン、Ｎソースとドレンの中間に介在して設
けられている。
げると、これらには埋設区域をもつCMOSが示
されている。第１の導電型（実施例でＮ）の基体
上にエピタキシヤル層があり、第２の導電型(P)の
ウエルに近接して第２の導電型の埋設区域が、基
体とエピタキシヤル層内でこのFETのＰソース
とドレン、Ｎソースとドレンの中間に介在して設
けられている。
日本公開特許公報昭55−153367号では、N+基
体の表面上にN+区域を、又N+区域の上の部分の
表面上にＰ区域を設けている。P+区域上に拡散
区域を作る際、基体の不純物がN+区域に拡散し
N+区域を作る。これでCMOSが出来、基体から
区域への直列抵抗は低く、ラツチ・アツプを起す
に十分な利得をもつ寄生PNPトランジスタを与
える程の電圧降下を作らない。
体の表面上にN+区域を、又N+区域の上の部分の
表面上にＰ区域を設けている。P+区域上に拡散
区域を作る際、基体の不純物がN+区域に拡散し
N+区域を作る。これでCMOSが出来、基体から
区域への直列抵抗は低く、ラツチ・アツプを起す
に十分な利得をもつ寄生PNPトランジスタを与
える程の電圧降下を作らない。
米国特許第4327368号はCMOSでＮ型基体上に
形成される半導体層に逆バイアスを与えてラツ
チ・アツプを防止している。
形成される半導体層に逆バイアスを与えてラツ
チ・アツプを防止している。
［発明が解決しようとする問題点］
集積回路用のCMOS構造においてラツチ・ア
ツプのおそれのない或は最小限にされた構成を与
えること。
ツプのおそれのない或は最小限にされた構成を与
えること。
［問題点を解決するための手段］
上記問題の解決のため、本発明は次のような構
成をなしている。
成をなしている。
小数電子を捉えるため埋設n+コレクタ区域が
回路状に設けられる。埋設コレクタ区域がグリツ
ド状に接続され、負の電子を集めるようにバイア
スされる。更に、両極性の小数キヤリヤを捉える
ため強くドープされバイアスされた底部区域を持
つエピタキシヤル区域を備えた埋設コレクタのあ
るCMOS構造が提供される。
回路状に設けられる。埋設コレクタ区域がグリツ
ド状に接続され、負の電子を集めるようにバイア
スされる。更に、両極性の小数キヤリヤを捉える
ため強くドープされバイアスされた底部区域を持
つエピタキシヤル区域を備えた埋設コレクタのあ
るCMOS構造が提供される。
本発明では、ラツチ・アツプを防ぐため、基体
が或る極性の小数キヤリアを捉えるために用いら
れ、埋設コレクタ回路が他方の極性の小数キヤリ
ヤを捉える。
が或る極性の小数キヤリアを捉えるために用いら
れ、埋設コレクタ回路が他方の極性の小数キヤリ
ヤを捉える。
ラツチ・アツプは一方のFETのp+ソースから
n-ウエルに注入される正孔と他方のFETのn+ソ
ースからエピタキシヤル区域に注入される電子に
関係している。接地又は負の電位の基体は正孔を
とらえ、これらはn+ソースに戻されない。本発
明ではn+コレクタの埋設回路が備えられ、n+ソ
ースから注入された負の電子を同様にとらえ、
p+ソースに戻さないようにし、ラツチ・アツプ
を防ぐ。
n-ウエルに注入される正孔と他方のFETのn+ソ
ースからエピタキシヤル区域に注入される電子に
関係している。接地又は負の電位の基体は正孔を
とらえ、これらはn+ソースに戻されない。本発
明ではn+コレクタの埋設回路が備えられ、n+ソ
ースから注入された負の電子を同様にとらえ、
p+ソースに戻さないようにし、ラツチ・アツプ
を防ぐ。
米国特許第4161417号、第4203126号にも埋設区
域が示されているが、本発明では埋設グリツド状
に接続されていて、バイアスでき、ウエルに合わ
される必要のない点が相違する。グリツドと共
に、反対導電型のエピタキシヤル層の底部を強く
ドープして、周辺とは反対にバイアスして用いて
いる。そして、これらが、npn寄生バイポーラ・
トランジスタに対する、それぞれの実効的コレク
タとして働らき、この点で、埋設境界区域をコレ
クタとしてでなく小数キヤリヤ拡散バリヤとして
用いている上記米国特許とは相違する。更にコレ
クタの動作は、正孔と電子の小数キヤリヤを一掃
し、ラツチ・アツプの形成を阻止し、又それを招
きそうな状態になることを防ぐ。
域が示されているが、本発明では埋設グリツド状
に接続されていて、バイアスでき、ウエルに合わ
される必要のない点が相違する。グリツドと共
に、反対導電型のエピタキシヤル層の底部を強く
ドープして、周辺とは反対にバイアスして用いて
いる。そして、これらが、npn寄生バイポーラ・
トランジスタに対する、それぞれの実効的コレク
タとして働らき、この点で、埋設境界区域をコレ
クタとしてでなく小数キヤリヤ拡散バリヤとして
用いている上記米国特許とは相違する。更にコレ
クタの動作は、正孔と電子の小数キヤリヤを一掃
し、ラツチ・アツプの形成を阻止し、又それを招
きそうな状態になることを防ぐ。
［実施例］
図面をみると、p+基体１０と上部p-エピタキ
シヤル区域１２がある。接地されたn+ソース２
２、n+ドレン２４、ゲート２６からなる第１の
FET（電界効果トランジスタ）とバイアス＋
VDDをうけるp+ソース１４、p+ドレン１６、ゲ
ート１８からなる第２のFETが、酸化物区域２
０によつて分けられている。
シヤル区域１２がある。接地されたn+ソース２
２、n+ドレン２４、ゲート２６からなる第１の
FET（電界効果トランジスタ）とバイアス＋
VDDをうけるp+ソース１４、p+ドレン１６、ゲ
ート１８からなる第２のFETが、酸化物区域２
０によつて分けられている。
CMOSの動作時には、p+ソースをn-ウエルに
対し、又n+ソースをｐ接合に対し正バイアスす
ることが知られている。正孔（h+）はp+区域か
ら、電子（e-）はn+ソース区域から注入される。
これら正孔と電子は、図では、p+ソース１４か
ら及びn+ソース２２から注入される。
対し、又n+ソースをｐ接合に対し正バイアスす
ることが知られている。正孔（h+）はp+区域か
ら、電子（e-）はn+ソース区域から注入される。
これら正孔と電子は、図では、p+ソース１４か
ら及びn+ソース２２から注入される。
p+基体１０は接地又は負にバイアスされ、通
常非常に効果的な正孔コレクタとして働らき、
n+p接合２２−１２に対し正のフイードバツクを
する正孔のp-エピタキシヤル区域への流れをご
く少なくする。そこで、先行技術においては、
p+基体はラツチ・アツプに対する抵抗を高めて
いると考えられた。
常非常に効果的な正孔コレクタとして働らき、
n+p接合２２−１２に対し正のフイードバツクを
する正孔のp-エピタキシヤル区域への流れをご
く少なくする。そこで、先行技術においては、
p+基体はラツチ・アツプに対する抵抗を高めて
いると考えられた。
しかし、このp+基体１０はn+ソース２２から
の電子を扱えなく、ソース１４とn-ウエル３０
の間のp+n接合において正のフイードバツクが発
生する。
の電子を扱えなく、ソース１４とn-ウエル３０
の間のp+n接合において正のフイードバツクが発
生する。
本発明では、基体に埋設n+コレクタ区域を設
ける。このn+区域２８は図ではp-エピタキシヤ
ル区域１２の中に作られる。このn+区域２８は
ｐエピタキシヤル区域に注入された電子がn-ウ
エル３０に流れ正のフイードバツク状態を作る前
に捕捉する。
ける。このn+区域２８は図ではp-エピタキシヤ
ル区域１２の中に作られる。このn+区域２８は
ｐエピタキシヤル区域に注入された電子がn-ウ
エル３０に流れ正のフイードバツク状態を作る前
に捕捉する。
注入小数キヤリヤ、即ちソース２２からの電子
とソース１４からの正孔はそれぞれコレクタとな
る区域２８と１０に対し最短路を有することが図
から判る。区域２８はn+グリツドの回路なので、
電子がn-ウエル３０の方に漂つてラツチ・アツ
プ状態を作る可能性は少ない。
とソース１４からの正孔はそれぞれコレクタとな
る区域２８と１０に対し最短路を有することが図
から判る。区域２８はn+グリツドの回路なので、
電子がn-ウエル３０の方に漂つてラツチ・アツ
プ状態を作る可能性は少ない。
p-エピタキシヤル区域内でのn+（グリツド）区
域２８の作製は、As又はＰ（リン）をマスクを通
して深くイオン打ちこむことによつてできる。或
は、層形成の途中に作れる。即ち、p-エピタキ
シヤル成長の途中で、適当なマスクを通して浅い
打ちこみや浅い拡散によりn+区域２８を作り、
再びp-エピタキシヤル成長をつづけて、FETと
しての所要の厚さにしてもよい。n+区域２８の
形は他の回路や装置にぴつたり合わせる必要はな
い。微妙な整合ステツプを伴わないバツチ基体処
理でその形状を作れる。
域２８の作製は、As又はＰ（リン）をマスクを通
して深くイオン打ちこむことによつてできる。或
は、層形成の途中に作れる。即ち、p-エピタキ
シヤル成長の途中で、適当なマスクを通して浅い
打ちこみや浅い拡散によりn+区域２８を作り、
再びp-エピタキシヤル成長をつづけて、FETと
しての所要の厚さにしてもよい。n+区域２８の
形は他の回路や装置にぴつたり合わせる必要はな
い。微妙な整合ステツプを伴わないバツチ基体処
理でその形状を作れる。
［発明の効果］
上記の埋設コレクタ区域によつてCMOSのラ
ツチ・アツプが防止される。特にコレクタとして
n+区域を作り小数キヤリヤ電子の捕捉をするも
のが有効である。
ツチ・アツプが防止される。特にコレクタとして
n+区域を作り小数キヤリヤ電子の捕捉をするも
のが有効である。
図面は本発明の埋設コレクタの断面図である。
１０……基体、１２……エピタキシヤル区域、
１４，２２……ソース、１６，２４……ドレン、
１８，２６……ゲート、２８……埋設コレクタ、
３０……ウエル（井戸）。
１４，２２……ソース、１６，２４……ドレン、
１８，２６……ゲート、２８……埋設コレクタ、
３０……ウエル（井戸）。
Claims (1)
- 【特許請求の範囲】 １ ｐ型の基板であつて、上部に同型のエピタキ
シヤル区域を有し且つ該エピタキシヤル区域の一
部にｎ型のウエル区域を有するものと、 上記エピタキシヤル区域に形成されたｎ型のソ
ース及びドレインを有し、該ソースが上記ウエル
区域寄りに配置されている第１のFETと、 上記ウエル区域に形成されたｐ型のソース及び
ドレインを有し、該ソースが上記第１のFETの
ソース寄りに配置されている第２のFETと、 上記第１のFETの下方において上記エピタキ
シヤル区域内に埋設されたｎ型のコレクタ区域
と、 上記第１のFETソースから上記エピタキシヤ
ル区域に注入される電子を上記コレクタ区域に捕
促するための電位を上記コレクタ区域に付与する
手段と、 上記第２のFETのソースから上記ウエルに注
入される正孔を上記基体に捕促するための電位を
上記基体に付与する手段と を有する集積回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US54192283A | 1983-10-14 | 1983-10-14 | |
| US541922 | 1983-10-14 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6088457A JPS6088457A (ja) | 1985-05-18 |
| JPH056352B2 true JPH056352B2 (ja) | 1993-01-26 |
Family
ID=24161649
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59116749A Granted JPS6088457A (ja) | 1983-10-14 | 1984-06-08 | 集積回路 |
Country Status (2)
| Country | Link |
|---|---|
| EP (1) | EP0138162A3 (ja) |
| JP (1) | JPS6088457A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| NL8800922A (nl) * | 1988-04-11 | 1989-11-01 | Philips Nv | Geintegreerde schakeling met complementaire mos-transistor. |
| JP5034225B2 (ja) * | 2005-09-05 | 2012-09-26 | 富士通セミコンダクター株式会社 | 半導体装置の製造方法 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5939904B2 (ja) * | 1978-09-28 | 1984-09-27 | 株式会社東芝 | 半導体装置 |
| EP0067661A1 (en) * | 1981-06-15 | 1982-12-22 | Kabushiki Kaisha Toshiba | Semiconductor device and method for manufacturing the same |
-
1984
- 1984-06-08 JP JP59116749A patent/JPS6088457A/ja active Granted
- 1984-10-04 EP EP84111871A patent/EP0138162A3/en not_active Withdrawn
Also Published As
| Publication number | Publication date |
|---|---|
| EP0138162A2 (en) | 1985-04-24 |
| JPS6088457A (ja) | 1985-05-18 |
| EP0138162A3 (en) | 1985-09-18 |
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