JPH0563573A

JPH0563573A - 多重選択可能前置増幅段付電子式コンパレータと該コンパレータの動作方法

Info

Publication number: JPH0563573A
Application number: JP3334797A
Authority: JP
Inventors: Thomas R Anderson; アール．アンダーソントーマス; Jarry L Bledsoe; エル．ブレツドソージエリー; Myron J Koen; ジエイ．コーエンマイロン
Original assignee: Burr Brown Corp
Current assignee: Texas Instruments Tucson Corp
Priority date: 1991-07-29
Filing date: 1991-12-18
Publication date: 1993-03-12
Also published as: DE4225056A1; GB2258355A; GB9121073D0; FR2680057A1

Abstract

(57)【要約】【目的】本発明の目的は、在来形設計よりも消費電力
と成形寸法の小さなコンパレータ配列アーキテクチャー
を提供し、その成果がそれに対応する１対の従来形コン
パレータ配列よりも動作の早いものにする事である。【構成】本発明のコンパレータは、共通負荷抵抗及び
ディジタル出力段に接続された多重の選択可能差動前置
増幅段を備え、入力は、利用可能差動前置増幅器中から
選んだものに切替え可能なアーキテクチャーを採用して
いる。【効果】多重入力信号の同一コンパレータ配列内回路
選択処理可能化により、分離形フラッシュ変換機能を、
ラッチ回路、負荷抵抗器及び各コンパレータに対するバ
イアス電流の重複なしで実現、電力消費と成形寸法を減
少させ、同時に速度ペナルティなしを実現可能にした。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、レンジ分割形ＡＤ変換
器で使用するタイプの電子式コンパレータの一般分野に
属する。特に、本発明は、各コンパレータの全活性要素
の重複なしで多重コンパレータ機能を提供する選択可能
多重前置増幅器を以ってその特徴とする新改良形コンパ
レータ配置を提供するものである。

【０００２】

【従来の技術】コンパレータは、入力電圧を基準電圧と
比較し、２進語出力を発生させるための電子設計に広い
応用分野を有する。従って、コンパレータは、変化する
アナログ電圧源からのサンプリングアナログ入力信号
の、２進ビット信号符号化配列表現のディジタル信号へ
の変換用ＡＤ変換器（以下ＡＤＣと略す）の類のシステ
ムでは、本質的構成要素となる。変換過程でコンパレー
タ１連接続が使用され、アナログ入力は、大抵は基準と
アース間を繋ぐ同一抵抗器１連接続タップ引出しを用い
る１連基準電圧と対応比較される。

【０００３】ｎビットのディジタル出力は、（２のｎ乗
マイナス１）個の並列コンパレータ（フラッシュＡＤ
Ｃ）により１度に、或いは、極端な方法では単独コンパ
レータによる逐次ｎ回ステップ（逐次近似形ＡＤＣ）で
作り出す事が可能である。この１段のフラッシュアプロ
ーチは、明らかに高速変換を提供するが、高入力キャパ
シタンス、高電力消費、及び回路中の必要コンパレータ
数の多さに起因する厳しいデバイス歩留制約で性格付け
られる事になる。この様に、スピード対電力消費、分解
能対成形寸法、その他の特性案分関係がＡＤ変換器設計
上の重要な役割を演ずるので別の解が別の応用には最適
となるかも知れない。

【０００４】回路中の全コンパレータ数削減のために、
設計者は、１個以上の低分解能ＡＤＣと高分解能化ＡＤ
Ｃ（レンジ分割形ＡＤＣ）形成用フィードバック付ＤＡ
変換器（以下ＤＡＣと略す）とを利用するアーキテクチ
ャーを開発した。この種のアーキテクチャーでは最初に
粗い範囲（上位有効ビット）での入力信号のフラッシュ
変換を実行し、次いで細かい範囲（下位有効ビット）で
の第２変換を実行する。例えば、２ｍビットＡＤＣ運転
の第１段においてサンプルホールド増幅器出力からのア
ナログ入力電圧信号は、アナログ信号の上位有効ｍビッ
トのディジタル値へ変換用の（(２のｍ乗マイナス１）
個のコンパレータを有する）ｍビットフラッシュＡＤＣ
へと供給される。第１段のｍビットのディジタル値は、
それからＤＡＣに導かれ、アナログ残余電圧値生成用に
フィードバックしてアナログ入力電圧から差引くために
アナログ値へ再変換される。２段動作のレンジ分割形Ａ
ＤＣ運転の第２段においてこの残余電圧は、下位有効ｍ
ビットのディジタル値生成のために他のｍビットフラッ
シュＡＤＣを通って伝送される。第２段出力はそれか
ら、２ｍビットのディジタル出力生成用に論理ネットワ
ーク中で第１段ディジタル出力と合成される。それ故
に、２ｍビット分割能の出力生成に要求されるコンパレ
ータの全数は、全体的ＡＤ変換の運転レンジ分割によ
り、（２の２ｍ乗マイナス１）個から、（２のｍ乗マイ
ナス１）個の２倍にまで削減される。

【０００５】より小さな消費電力でより小さな成形寸法
でより高い分解能を得るため、又、特殊応用の要求特性
案分変更用に使用されるレンジ分割形のアーキテクチャ
ーには種々なバリエーションが存在する。そのバリエー
ションは全て２回以上のフラッシュ変換を要求すると云
う共通点を有している。それ故、多くの努力は連続的フ
ラッシュ変換総合速度及び効率改善に寄与する設計開発
に注がれて来た。

【０００６】図１は、在来形コンパレータの基本アーキ
テクチャーを最も一般的な配置で図解するもので、その
中には、２個のｎ−ｐ−ｎバイポーラトランジスタ１１
４と１２４及び２個の同じ負荷抵抗器１１０と１２０を
含む差動前置増幅段と、（全図面において差動出力とし
て示してある）ノード１６２と１６４にディジタル出力
を提供するディジタル出力回路１６０とが含まれてい
る。タイミング論理回路１７０は、又、予め決められた
タイミング順序に従って前置増幅器出力をラッチするの
に使われるかも知れない。定電流源１３０は、プラス
（＋Ｖ）の電源軌条１００とマイナス（−Ｖ）の電源軌
条１０２の間で前置増幅器のバイアス電流の全てを供給
する。入力電圧Ｖ(In)と基準電圧Ｖ(Ref)は夫々トラン
ジスタ１１４と１２４のベース端子に給電され、これが
２組の抵抗器（１１０，１２０）とトランジスタ（１１
４，１２４）対で規定される２個の径路の相対電流に影
響を及ぼし、それが順にノード１１２と１２２の出力電
圧を決定する。当業者には明らかな様に、差動出力のプ
ラス、マイナスは、Ｖ(In)がＶ(Ref)より大きいか小さ
いかによって決まり、これで両者の比較手段が提供され
る。

【０００７】図２に図解する様に、例えばフラッシュＡ
ＤＣに使うｎ個の在来形配列コンパレータは、入力電圧
Ｖ(In)と、抵抗器ラダーＲ(Ref)経由で生成される別の
基準電圧とによって駆動されるｎ個のトランジスタ対Ｐ
1〜Ｐnで構成するｎ個の差動前置増幅段を含んでいる。
このラダーは、Ｎ1〜Ｎnの各ノードに対する、基準電圧
Ｖ(Ref)と定電流源Ｉ(Ref)とで（或いは当業者には明白
な等価な回路によって）設定される基準定電圧付与用の
直列抵抗器群Ｒ1(Ref)〜Ｒn(Ref)を含んでいる。各前置
増幅装置対は、同一負荷抵抗器対Ｒ1〜Ｒnを介してプラ
スの電源軌条２００へ、及び図１の単一コンパレータ用
の図解と同様に夫々の定電流源Ｉ1〜Ｉnを介してマイナ
スの電源軌条２０２へと接続されている。各前置増幅器
の出力は、予め決められたタイミング論理及びクロック
回路２７０に従ってラッチ配列２６０内の適切な回路で
ラッチされ、標準信号化回路２８０の中で下流のディジ
タル応用向けに符号化される。図１及び２の配線図は従
来技術説明用に単純形式で表わされており、従来技術は
通常入力部及び出力部の両方に（例えばバッファ段の様
な）コンパレータパスを通る信号安定化追加回路を有し
ている事に御注意願い度い。

【０００８】

【発明が解決しようとする課題】従来技術の見直しか
ら、フラッシュ変換のレンジ分割順序形成に使用するコ
ンパレータの設計改善努力の形跡が見られない事が判明
した。かくて、柔軟な効率的設計に必要な消費電力、速
度及び成形寸法の要求特性に順応する電子式コンパレー
タアーキテクチャーニーズが尚存在する。

【０００９】それ故、近年の在来形設計により達成され
るよりも消費電力及び成形寸法のより小さなコンパレー
タ配列のアーキテクチャーを提供するのが本発明の目的
である。これは、選択可能前置増幅器形コンパレータ配
列の利用によって達成され、このコンパレータは、お互
に回路全体に対する重複なしに、２組のコンパレータ配
列を使うのと同一方法で使えるのである。

【００１０】本発明のもう１つの目的は、このコンパレ
ータ配列の成果を、それに対応する１対のコンパレータ
配列よりも動作の早いものにする事である。

【００１１】更なる本発明の目的は、新しいコンパレー
タ設計を追加処理なしの半導体基板上での実現に向いた
ものにする事である。

【００１２】本発明の別の目標は、技術的に現在知られ
ている種々な実装工程に適合させるため、多様な設計及
び物理的な実現に対して同一の一般的アーキテクチャー
適用を可能にする事である。その目標向けにここに記載
した装置は、バイポーラトランジスタ或いはその他の同
等なデバイス、例えば、接合電界効果トランジスタ、金
属酸化物半導体電界効果トランジスタ、ＧａＡｓデバイ
ス、或いはその他の半導体を使って、当業者には明白な
回路選択を行うことによって実現可能なのである。

【００１３】尚もう１つの本発明の目的は、柔軟で、逐
次的なコンパレータ配列の使用要求、或いは多重入力単
一出力コンパレータ要求のどんな応用にも汎用性のあ
る、コンパレータ設計を得る事である。

【００１４】最後に、もう１つの目標は、経済的にも商
業的にも実行可能な方法で上記目的を実現する事にあ
る。これは、既に開放市場での利用が可能であるか或い
は競争力のある価格で開発可能な製造方法を活用して実
現される。

【００１５】

【課題を解決するための手段】以上の目的及びその他の
目的を達成すべく、本発明の電子式コンパレータは、共
通負荷抵抗及びディジタル出力段に接続された多重の選
択可能差動前置増幅段を備える。コンパレータ配列への
入力は、各コンパレータ内の利用可能な差動前置増幅器
の中から選んだものに切替え可能であり、その結果の差
動出力はコンパレータの共通ラッチ出力段へと給電され
る。本発明の１つの具体例では、前置増幅器間の切替え
は、バイアス電流路に影響を与える選択信号に従った前
置増幅器間のバイアス電流操作によって実行される。こ
れは、同一電流を活性前置増幅段に移す事によって要求
バイアス電流を増大させる事なしに達成できるのであ
る。本発明の他の具体例では、多重前置増幅段の各々
は、自分専用のバイアス電流の供給を受け、前置増幅器
の出力側で切替えを実行する。この配置がより速い切替
え結果をもたらすが、その理由は、選択される前置増幅
器全てが常に活性化されているからである。

【００１６】

【作用】本発明の真髓は、電子式コンパレータでの多重
運転用に採用した斬新手法にある。コンパレータ乃至は
コンパレータ配列の多重セットを使い、夫々別々に１個
の入力信号を給電する代りに、単一コンパレータ乃至は
コンパレータ配列に多重の選択可能前置増幅段及び共通
の負荷抵抗とラッチを備えた結果、多数の入力信号が同
一コンパレータ配列を通る回路選択によって処理可能に
なった。

【００１７】本発明の種々な他の目的や利点は、後に述
べる実施例、及び特に特許請求の範囲で指摘した斬新な
特徴で明白になるであろう。それ故上記目的達成のた
め、本発明は、後述の図面中説明、推奨実施例の詳細記
述及び特に特許請求の範囲で指摘の特徴で構成される。
しかし、これらの図面や記述は、本発明が実用される種
々な方法の幾つかを開示しているに過ぎない。

【００１８】

【実施例】２個の選択可能差動前置増幅器を有する本発
明の１具体例が図３に示してあり、この図は、前置増幅
段とバイアス電流操作回路を追加した丈で、図１で説明
したのと同一アーキテクチャーで構成してある。負荷抵
抗３１０と３２０は、プラスの電源軌条３００及び最初
の対のｎ−ｐ−ｎバイポーラトランジスタ３１４と３２
４のコレクタに夫々接続され、このトランジスタのエミ
ッタは順に他のバイポーラトランジスタ３１５のコレク
タに接続されている。負荷抵抗器３１０と３２０は、
又、並列配置で第２の対のｎ−ｐ−ｎバイポーラトラン
ジスタ３４０と３５０のコレクタに夫々接続され、この
トランジスタのエミッタは更に別のｎ−ｐ−ｎバイポー
ラトランジスタ３４５に接続されている。トランジスタ
３１５と３４５のエミッタは、定電流源３３０に接続さ
れ、その定電流源はマイナスの電源軌条３０２に接続さ
れている。この様に、各トランジスタ対（３１４，３２
４及び３４０，３５０）は、コンパレータ中の選択可能
差動前置増幅器を構成し、トランジスタ３１５と３４５
は、上記トランジスタ対の一方又は他方への電流操作に
よるトランジスタ間のスイッチ手段を提供している。図
１の従来技術の系統図でも説明した様に、ディジタル出
力回路３６０は、ノード３６２と３６４にディジタル出
力を出すよう要求される。同様に、タイミング論理回路
３７０は、特殊応用で要求される様な予め決められたタ
イミング順序に従ってどちらかの前置増幅器出力をラッ
チする様に使用されるかも知れない。

【００１９】運転中は、図３の２重前置増幅器形コンパ
レータが、同値かも知れない２個の入力電圧Ｖa(In)及
びＶb(In)と、これも又同値かも知れない２個の基準電
圧Ｖa(Ref)及びＶb(Ref)とを比較するのに使用される。
トランジスタ３１５と３４５の動作は、ノード３１７と
３４７に印加される電圧によって決定される。当業者に
とっては明らかな様に、ノード３１７に印加される制御
電圧Ｖ1(Sel)がノード３４７の電圧Ｖ2(Sel)に比べて十
分高い時には、ｎ−ｐ−ｎバイポーラトランジスタ３１
５が順バイアスとなってノード３３２の電圧を上げ、そ
れがバイポーラトランジスタ３４５をターンオフさせ、
それによって定電流源３３０からの電流Ｉの全てがトラ
ンジスタ３４５を離れ、トランジスタ３１５を通って流
れる事になる。かくして運転回路は図１に示すものと同
じ処迄軽減される事になる。Ｖa(In)がＶa(Ref)より大
きいか小さいかによって、ノード３１２の出力電圧は、
ノード３２２の出力電圧より低くなったり或いは高くな
ったりし、こうして夫々マイナス或いはプラスの差動出
力を供給するので、その差動出力を在来形の手法でディ
ジタル信号に変換する事が可能となるであろう。

【００２０】制御信号Ｖ1(Sel)が十分に低い時には、電
流源３３０からの全電流Ｉは、トランジスタ３４５を通
って流れる事になる。それ故、トランジスタ３４０と３
５０を包含する第２の差動前置増幅器がＶb(In)とＶb(R
ef)とを比較するべく活性化される事となる。Ｖb(In)が
Ｖb(Ref)より大きいか小さいかによって、ノード３４２
の出力電圧はノード３５２の出力電圧より低くなったり
或いは高くなったりし、夫々マイナス或いはプラスの差
動出力を供給するので、その差動出力を在来形の手法で
ディジタル信号に変換する事が可能となるであろう。

【００２１】図４は、図２の在来形トポロジーで示す様
なｎ個のコンパレータ配列の中で本発明の第１具体例の
利用法を図解している。この配列は２個の選択可能差動
前置増幅器を有するコンパレータｎ組を含んでいて、記
述を明確にするためインデックスａとｂを付けて参照し
易くする。かくて、コンパレータ前置増幅器Ｃ1〜Ｃnの
配列は、差動前置増幅段の２組の配列（ａとｂ）を包含
し、その差動前置増幅段は、トランジスタ対Ｐ1a〜Ｐna
とＰ1b〜Ｐnbとで構成され、そのトランジスタ対の各々
は、入力電圧（配列ａとｂに対して夫々Ｖa(In)とＶb(I
n))と対応抵抗器ラダー（同一ラダーを構成するかも知
れないＲa(Ref)とＲb(Ref))を通して生成される各１組
の基準電圧とによって駆動される。この基準電圧ラダー
の１つ１つは、１連の抵抗器Ｒ1a(Ref)〜Ｒna(Ref)とＲ
1b(Ref)〜Ｒnb(Ref)を備え、この１連抵抗器が各ノード
Ｎ1a〜ＮnaとＮ1b〜Ｎnbに基準定電圧を供給するが、そ
の基準定電圧は、夫々基準電圧Ｖa(Ref)及びＶb(Ref)と
対応定電流源Ｉa(Ref)及びＩb(Ref)とによって決定され
る。前置増幅器装置対の夫々のコレクタは、等しい負荷
抵抗器対Ｒ1〜Ｒnを介してプラスの電源軌条４００に接
続され、そのエミッタは、電流操作装置対Ｓ1〜Ｓnを形
成するスイッチ用トランジスタのコレクタに繋がれる。
電流操作装置対は、そのエミッタ同志を繋いで対応する
定電流源Ｉ1〜Ｉnを介してマイナスの電源軌条４０２に
接続されており、図３で説明した単一２重前置増幅器形
コンパレータと同一方式になっている。各前置増幅器セ
ットの出力は、予め決められたタイミング論理回路４７
０に従ってラッチ配列４６０中の適切な回路でラッチさ
れ、標準符号化回路４８０の中で下流のディジタル応用
向けに符号化される。図２の場合同様、図４の系統図
は、選択可能前置増幅器形コンパレータ配列を使ったフ
ラッシュＡＤＣの単純形説明図を表わす。２重入力ＡＤ
Ｃの場合には、単一基準電圧抵抗器ラダー（即ち、Ｒa
(Ref)とＲb(Ref)が同一１連接続の抵抗器で実現されて
いる）を使う事によって、更なる単純化が達成される事
を期待する。

【００２２】運転中、図４の２重前置増幅器形コンパレ
ータ配列は、同一値であるかも知れない２個の入力電圧
Ｖa(In)及びＶb(In)を、これも同一値かも知れないＶa
(Ref)及びＶb(Ref)と基準ラダーＲa(Ref)及びＲb(Ref)
中の各抵抗器の特定値とによって設定される２個の１連
基準電圧と比べるのに使用される。

【００２３】スイッチ用トランジスタＳ1〜Ｓnの各組の
動作は、駆動用のディジタル制御電圧Ｖ1(Sel)とＶ2(Se
l)によって決定される。適切な回路運用のためには、
（図示されてはいない）外部回路を準備して、Ｖ1(Sel)
が高い時にはＶ2(Sel)が低く、Ｖ1(Sel)が低い時にはＶ
2(Sel)が高くなるのを保証する必要のある事に御注意願
い度い。当業者にとってはこれも明らかであろうが、制
御信号Ｖ1(Sel)が高くＶ2(Sel)が低い時には、Ｖ1(Sel)
によって駆動されるｎ−ｐ−ｎバイポーラトランジスタ
は順バイアスとなり、対応する定電流源Ｉ1〜Ｉnからの
全電流がそのトランジスタを通って流れる事になる。こ
うして運転回路は図２に示すものに迄縮減され、Ｖa(I
n)に比例した出力を生成する事になる。Ｖa(In)がノー
ドＮ1a〜Ｎnaの基準電圧より大きいのか小さいのかによ
って、配列中の各前置増幅器の差動出力電圧は、夫々マ
イナス或いはプラスとなり、在来形手法によってディジ
タル信号に変換され得る１連の出力を提供する。同様
に、制御信号Ｖ1(Sel)が低くＶ2(Sel)が高い時には、定
電流源からの全電流が第２の差動前置増幅器配列を通っ
て流れ、Ｖb(In)に比例する出力を供給する。再度、Ｖb
(In)がノードＮ1b〜Ｎnbの基準電圧より大きいか小さい
かによって配列中の各前置増幅器の差動出力電圧は夫々
マイナス或いはプラスとなり、在来形手法によってディ
ジタル信号に変換され得る１連の出力を提供する。

【００２４】図４の概略図から、そこに図解されたコン
パレータの単一配列は、全回路２重配列の重複を避けた
儘、２組の別々のコンパレータ配列と全く同一方法で使
い得る事は明らかである。実際問題として、差動前置増
幅段のみが重複している丈で、同一の負荷抵抗、（図示
はされていないが）バッファ、及びラッチ段が両運転モ
ードで利用されている。勿論これが消費電力及び成形寸
法の効果的節減を生み出し、更に、同一バイアス電流が
選択的に２つの前置増幅器間を流れるので、この前置増
幅器の２重配置運転に対しても追加のバイアス電流を要
求される事はない。又、２つの前置増幅器間の切替えが
本発明固有の特徴であるので、コンパレータに対する２
個の２者択一的入力間スイッチ手段は既にそのアーキテ
クチャーの中に組込まれているのである。

【００２５】ＡＤＣに使われる様なフラッシュ変換の応
用について言えば、この新しいコンパレータは、又、単
一のフラッシュ変換器を装備し、外部伝送制御装置を使
って両方向変換に使用する公知の循環利用アーキテクチ
ャーと比べると非常に効率が良い。選択可能前置増幅器
の特質が、極めて早いスイッチ切替えを行なう、且つア
ナログＡＤＣ入力（第１変換）と残余信号（第２変換）
との間のフラッシュ変換入力切替用のバンド幅制限マル
チプレクサを必要としないコンパレータを産み出してい
る。前置増幅段の切替えは、第１変換サイクルでの前置
増幅器出力がラッチされるや否や行われるかも知れな
い。従来技術の循環利用アーキテクチャーに対するもう
１つの優位性は、本発明によるコンパレータが電圧伝送
制御装置ではなく高速バイポーラトランジスタ技術を使
ってより容易に実現できると云う事実である。コンパレ
ータに対する信号入力は、アプリケーションによって同
一であるかも知れないし違っているのかも知れなく、又
同様に各選択可能前置増幅器対に繋がる基準電圧１連接
続も同一であるかも知れないし違っているのかも知れな
い。おまけに、本発明は、２個の選択可能前置増幅器に
限定されるものではない。明らかに同一技術が３個以上
の並列前置増幅器に対して同じ様な方法で容易に実現可
能である。この程度の柔軟性が本発明を多くの異なった
応用に対して極めて融通のきく、役に立つものたらしめ
ている。

【００２６】上述の本発明の具体例に対する変化が図５
に示す第２の具体例で図解されている。その中でも、同
一原理が各選択可能前置増幅段に対して別のバイアス電
流を供給する事によって実施されている。スイッチ切替
えは差動前置増幅器装置の出力側で行なう様になってい
るので、全ての前置増幅器トランジスタには常にバイア
スが掛かっている。これは若干消費電力を大きくするけ
れども、選択された前置増幅器活性化に要する電流操作
が不要となるので、スイッチ切替速度をより早くすると
云う利点をもたらしている。幾つかの応用に対しては、
前置増幅器出力側のスイッチ配置も、又、電力供給改善
に合致する結果を生んでいる。全電力消費と成形寸法と
は、尚、２組の完全別個の変換器使用に比べると減少し
ており、入力間のスイッチ手段も、尚、この本発明具体
化のアーキテクチャーの中で固有のものとして生きてい
る。

【００２７】図５に言及すれば、本発明の第２具体例
は、図３で図解した第１具体例と同じやり方であってし
かも前置増幅器の出力側で作動するスイッチ回路を有
し、共通負荷抵抗器に並列に接続されている、２個の差
動前置増幅器により構成されている。負荷抵抗器５１０
と５２０は、プラスの電源軌条５００に接続され、又ス
イッチネットワーク５２９を介して第１のｎ−ｐ−ｎバ
イポーラトランジスタ対５１４と５２４のコレクタに夫
々接続されていると共に、並列配置で同じスイッチネッ
トワーク５２９を介して第２のｎ−ｐ−ｎバイポーラト
ランジスタ対５４０と５５０にも夫々接続されている。
トランジスタ５１４と５２４のエミッタは、マイナスの
電源軌条５０２に繋がっている定電流源５３２に接続さ
れる。同様に、トランジスタ５４０と５５０のエミッタ
は、これも又マイナスの電源軌条５０２に繋がっている
定電流源５３４に接続される。スイッチネットワーク５
２９は、夫々の前置増幅器トランジスタ５１４、５２
４、５４０及び５５０のコレクタにエミッタ接続された
ｎ−ｐ−ｎバイポーラトランジスタ対（５１６，５１
８；５２６，５２８；５４４，５４６；及び５５４，５
５６）を包含している。これらのトランジスタ対の各々
の中で、一方のトランジスタのコレクタは負荷抵抗器に
接続されて前置増幅器出力信号用パスを形成するのに対
し、もう一方のトランジスタのコレクタは直接プラスの
電源軌条５００に接続されて前置増幅器出力信号のバイ
パスを形成する。このトランジスタ対の中の夫々のトラ
ンジスタの動作は、図３の概略図の中のトランジスタ３
１５と３４５に対して前述したのと同じやり方で、トラ
ンジスタ対の駆動電圧Ｖ1(Sel)とＶ2(Sel)の相対値によ
って決定される。この様にして、各トランジスタ対（５
１４，５２４及び５４０，５５０）はコンパレータの中
で選択可能前置増幅器を構成し、又、スイッチネットワ
ーク５２９の中のトランジスタ対（５１６，５１８；５
２６，５２８；５４４，５４６；及び５５４，５５６）
は一方又は他方の出力パス開放によりこれらの選択可能
前置増幅器間のスイッチ手段を提供する。

【００２８】詳しく云うと、スイッチネットワーク５２
９のトランジスタ５１６と５２６は、夫々のトランジス
タ５１４と５２４に２個の負荷抵抗器夫々を接続し、第
１差動前置増幅器の両サイドを構成する。トランジスタ
５１６と５２６が導通している時には、第１差動前置増
幅器の出力がノード５１２と５２２に伝達される。その
一方でトランジスタ５１８と５２８は夫々トランジスタ
５１４と５２４を直接プラスの電源軌条５００に接続す
る。それ故、トランジスタ５１８と５２８とが導通状態
（そしてトランジスタ５１６と５２６がそれに対応して
開放状態）の時には、第１前置増幅器出力は、それが活
性状態にあってさえもノード５１２と５２２から切離さ
れる。同一スイッチ配置がトランジスタ５４０と５５０
を包含する第２差動前置増幅器に対しても存在する。ト
ランジスタ５４４と５５４が２個の負荷抵抗器５１０と
５２０夫々を夫々のトランジスタ５４０と５５０に繋
ぎ、その結果、トランジスタ５４４と５５４が導通状態
の時は、第２前置増幅器の出力がノード５４２と５５２
に伝達される。トランジスタ５４６と５５６はトランジ
スタ５４０と５５０夫々を直接プラスの電源軌条５００
に接続し、その結果、トランジスタ５４６と５５６が導
通状態（そしてトランジスタ５４４と５５４がそれに対
応して開放状態）の時には、第２前置増幅器出力はそれ
が活性状態にあってさえもノード５４２と５５２から切
離される。同一制御信号Ｖ1(Sel)とＶ2(Sel)がスイッチ
ネットワーク５２９の各トランジスタ対を駆動する方法
を使っているので、第１又は第２前置増幅器のどちらか
一方の出力パスは常に接続されているが、しかし両パス
同時接続は存在しない。結果として、両方の前置増幅器
は常に活性であるけれども、どんな時でも、Ｖ1(Sel)と
Ｖ2(Sel)の相対電圧によって選択される一方の出力のみ
が利用可能である。図３の本発明の第１具体例の概略図
の中でも図解した様に、比較可能なディジタル出力回路
５６０がノード５６２と５６４での差動出力供給のため
には必要となる。同様に、タイミング論理回路５７０
が、特定応用で要求されるかも知れない様な予め定めら
れたタイミング順序に従ったどちらかの前置増幅器出力
をラッチするのに使われるかも知れない。

【００２９】第１具体例の場合の様に、図５の２重前置
増幅器形コンパレータが、等しいかも知れない２個の入
力電圧Ｖa(In)及びＶb(In)をこれも又等しいかも知れな
い２個の基準電圧Ｖa(Ref)及びＶb(Ref)と比べるのに用
いられる。トランジスタ対５１６と５１８、５２６と５
２８、５４４と５４６、及び５５４と５５６の動作は、
ノード５１７と５４７に印加される電圧によって決定さ
れる。ノード５１７に印加される制御電圧Ｖ1(Sel)がノ
ード５４７の電圧Ｖ2(Sel)に比べて高い時には、ｎ−ｐ
−ｎバイポーラトランジスタ５１６、５２６、５４６、
及び５５６が順バイアスとなり、ノード５３１、５３
３、５３５及び５３７の電圧を増加させてバイポーラト
ランジスタ５１８、５２８、５４４及び５５４をターン
オフさせ、第２前置増幅器の出力パスを開放する事にな
る。こうして、運転回路は、再び図１に示すものに迄縮
小される事になり第１差動前置増幅器が出力信号発信用
の役割を果たす。Ｖa(In)がＶa(Ref)より大きいのか小
さいのかによってノード５１２の出力電圧はノード５２
２の出力電圧より低いのか高いのかが決まり、こうして
ネットワーク５６０によりディジタル信号に変換され得
る夫々のマイナス或いはプラスの差動出力を供給する事
になる。

【００３０】ノード５１７に印加される制御電圧Ｖ1(Se
l)がノード５４７の電圧Ｖ2(Sel)に比べて低い時には、
ｎ−ｐ−ｎバイポーラトランジスタ５１６、５２６、５
４６及び５５６が第１前置増幅器の出力パス接続を開放
する。同時に、バイポーラトランジスタ５１８、５２
８、５４４及び５５４がターンオンし、第２差動前置増
幅器のノード５４２と５５２への出力信号パスを形成す
る。Ｖb(In)がＶb(Ref)より大きいか小さいかによって
ノード５４２の出力電圧がノード５５２の出力電圧より
低いか高いかが決まり、こうしてネットワーク５６０に
よってディジタル信号に変換され得る夫々マイナス或い
はプラスの差動出力を供給する事になる。

【００３１】本発明の両具体例は勿論、多重前置増幅器
配置（図面の概略図では２重配置のみで図解されてい
る）が別の応用に使い得るのは明白である。事実、本発
明は、多重化入力を伴うＡＤＣから利益を得る応用に対
しては当業者にとって明白な方法によって使用する事が
可能なのである。２重配置アーキテクチャーの場合で示
した様に、利点は、分離形フラッシュ変換器の機能性
が、ラッチ回路、負荷抵抗器、及び各コンパレータに対
するバイアス電流の重複なしに実現される事である。こ
れが電力を省き成形寸法を減少させ、同時に、ラッチ回
路を通るデータ伝送実施中の前置増幅器間スイッチ切替
えが可能なるが故に速度ペナルティなしでこれを実現し
得る事になる。更に、第２具体例の実施においてはスイ
ッチ切替えが特に速くなる。その理由は、全ての前置増
幅器装置が常に活性化されており、スイッチ間の整定時
間が大いに削減されるからである。

【００３２】本発明の範囲内で、回路の正常機能を維持
するための、これらと同等の多数の電流レベル及びパラ
メータ突き合わせ要求処理用の詳細回路修飾設計は可能
と推測される。ここに述べたバイポーラトランジスタに
よって実現された電子回路アーキテクチャーは、モノリ
シック製造に適している。他方、当業者なら誰でも２者
択一的なコンポーネント、例えば電界効果トランジスタ
や金属酸化物半導体電界効果トランジスタ、或いはＧａ
Ａｓデバイスと業界で一般的に呼ばれているトランジス
タの如き同等デバイスを使って、本発明の実用回路設計
を容易に行なうことができるかも知れない。

【００３３】既述の如き詳細回路設計、ステップ及び材
料での種々な変化はここに図解し、特許請求の範囲で定
義した本発明の原理と範囲の中で、当業者なら誰でも作
り出すかも知れない。現在の本発明を一番実際的で好ま
しい具体例と思われるもので示し記述したけれども、本
発明の技術的範囲内でのそれからの乖離があり得ること
も認識しているので、本発明は、ここに開示された詳細
だけに限定すべきではなく、如何なる等価の装置及び方
法をも全て包含するように特許請求の全範囲と一致させ
るべきである。

【００３４】

【発明の効果】本発明の真髄は、電子式コンパレータで
の多重運転用に採用した斬新手法にあり、コンパレータ
乃至はコンパレータ配列に多重の選択可能前置増幅段及
び共通の負荷抵抗とラッチ回路を備えて、多数の入力信
号を同一コンパレータ配列を通る回路選択によって処理
可能にした事である。これにより分離形フラッシュ変換
器の機能性を、ラッチ回路、負荷抵抗器及び各コンパレ
ータに対するバイアス電流の重複なしで実現でき、これ
が電力を省き成形寸法を減少させ、同時に、ラッチ回路
を通るデータ伝送実施中の前置増幅器間スイッチ切替え
方式採用による速度ペナルティなしを実現可能ならしめ
たのである。

【００３５】又、本発明は新コンパレータ設計を追加処
理なしで半導体基板上で実現するのに向いている。

【図面の簡単な説明】

【図１】電子式コンパレータの在来形差動前置増幅段の
典型配置を示す概略図である。

【図２】フラッシュＡＤ変換用在来形コンパレータ配列
の典型配置を示す概略図である。

【図３】本発明による選択可能前置増幅器形コンパレー
タアーキテクチャーの１実施例の概略図で、この中で
は、コンパレータに対する入力信号は、電流操作により
２個の差動増幅器間で切替えられる。

【図４】本発明による選択可能前置増幅器形アーキテク
チャー使用のフラッシュＡＤ変換用のコンパレータ配列
配置図解の概略図である。

【図５】本発明による第２実施例の概略図で、この中で
は、選択可能差動前置増幅器間の切替えは、電流操作に
よるよりも、むしろ、前置増幅器装置出力部での切替え
によって実施される。図面中では、３桁の整数を付番し
た部品の下２桁が同じものは、種々な具体例を示す全図
面に亘って同種の部品である事を示している。

【符号の説明】

１００プラスの電源軌条１０２マイナスの電源軌条１１０負荷抵抗器１１２ノード１１４ｎ−ｐ−ｎバイポーラトランジスタ１２０負荷抵抗器１２２ノード１２４ｎ−ｐ−ｎバイポーラトランジスタ１３０定電流源１６０ディジタル出力回路１６２出力ノード１６４出力ノード１７０タイミング論理回路２００プラスの電源軌条２０２マイナスの電源軌条２６０ラッチ配列２７０タイミング論理クロック回路２８０標準符号化回路３００プラスの電源軌条３０２マイナスの電源軌条３１０負荷抵抗３１２ノード３１４ｎ−ｐ−ｎバイポーラトランジスタ３１５ｎ−ｐ−ｎバイポーラトランジスタ３１７ノード３２０負荷抵抗３２２ノード３２４ｎ−ｐ−ｎバイポーラトランジスタ３３０定電流源３３２ノード３４０ｎ−ｐ−ｎバイポーラトランジスタ３４２ノード３４５ｎ−ｐ−ｎバイポーラトランジスタ３４７ノード３５０ｎ−ｐ−ｎバイポーラトランジスタ３５２ノード３６０ディジタル出力回路３６２ノード３６４ノード３７０タイミング論理回路４００プラスの電源軌条４０２マイナスの電源軌条４６０ラッチ配列４７０タイミング論理回路４８０標準符号化回路５００プラスの電源軌条５０２マイナスの電源軌条５１０負荷抵抗器５１２ノード５１４ｎ−ｐ−ｎバイポーラトランジスタ５１６ｎ−ｐ−ｎバイポーラトランジスタ５１７ノード５１８ｎ−ｐ−ｎバイポーラトランジスタ５２０負荷抵抗器５２２ノード５２４ｎ−ｐ−ｎバイポーラトランジスタ５２６ｎ−ｐ−ｎバイポーラトランジスタ５２８ｎ−ｐ−ｎバイポーラトランジスタ５２９スイッチネットワーク５３１ノード５３２定電流源５３３ノード５３４定電流源５３５ノード５３７ノード５４０ｎ−ｐ−ｎバイポーラトランジスタ５４２ノード５４４ｎ−ｐ−ｎバイポーラトランジスタ５４６ｎ−ｐ−ｎバイポーラトランジスタ５４７ノード５５０ｎ−ｐ−ｎバイポーラトランジスタ５５２ノード５５４ｎ−ｐ−ｎバイポーラトランジスタ５５６ｎ−ｐ−ｎバイポーラトランジスタ５６０（比較可能）ディジタル出力回路５６２ノード５６４ノード５７０タイミング論理回路Ｃ1 コンパレータ前置増幅器Ｃ2 コンパレータ前置増幅器Ｃn コンパレータ前置増幅器Ｉ(Ref) 定電流源Ｉ1 定電流源Ｉ2 定電流源Ｉa(Ref) 定電流源Ｉb(Ref) 定電流源Ｉn 定電流源Ｎ1 ノード（基準電圧用ラダー）Ｎ1a ノード（基準電圧用ラダー）Ｎ1b ノード（基準電圧用ラダー）Ｎ2 ノード（基準電圧用ラダー）Ｎ2a ノード（基準電圧用ラダー）Ｎ2b ノード（基準電圧用ラダー）Ｎn ノード（基準電圧用ラダー）Ｎna ノード（基準電圧用ラダー）Ｎnb ノード（基準電圧用ラダー）Ｐ1 トランジスタ対Ｐ1a トランジスタ対Ｐ1b トランジスタ対Ｐ2 トランジスタ対Ｐ2a トランジスタ対Ｐ2b トランジスタ対Ｐn トランジスタ対Ｐna トランジスタ対Ｐnb トランジスタ対Ｒ(Ref) 抵抗器ラダーＲ1 負荷抵抗器対Ｒ1(Ref) （抵抗器ラダー構成用）直列抵抗器Ｒ1a(Ref) （抵抗器ラダー構成用）直列抵抗器Ｒ1b(Ref) （抵抗器ラダー構成用）直列抵抗器Ｒ2 負荷抵抗器対Ｒ2(Ref) （抵抗器ラダー構成用）直列抵抗器Ｒ2a(Ref) （抵抗器ラダー構成用）直列抵抗器Ｒ2b(Ref) （抵抗器ラダー構成用）直列抵抗器Ｒa(Ref) 抵抗器ラダーＲb(Ref) 抵抗器ラダーＲn 負荷抵抗器対Ｒn(Ref) （抵抗器ラダー構成用）直列抵抗器Ｒna(Ref) （抵抗器ラダー構成用）直列抵抗器Ｒnb(Ref) （抵抗器ラダー構成用）直列抵抗器Ｓ1 電流操作装置対Ｓ2 電流操作装置対Ｓn 電流操作装置対

───────────────────────────────────────────────────── フロントページの続き (72)発明者ジエリーエル．ブレツドソーアメリカ合衆国，アリゾナ州 85748，トウーソン，ノースコンステイチユーシヨンドライブ 714 (72)発明者マイロンジエイ．コーエンアメリカ合衆国，アリゾナ州 85749 トウーソン，イーストロジヤーロード 10900

Claims

【特許請求の範囲】

【請求項１】以下の手段を包含する、選択可能前置増
幅器形電子式コンパレータ：（ａ）共通負荷抵抗器及びディジタル出力段に接続され
た多重の差動前置増幅段、及び（ｂ）前記多重差動前置
増幅段のどれか１つを選択的に活性化するための手段。
【請求項２】請求項１において、前記多重差動前置増
幅段のどれか１つを選択的に活性化するための前記手段
がバイアス電流操作回路から成る、選択可能前置増幅器
形電子式コンパレータ。
【請求項３】請求項２において、前記バイアス電流操
作回路が多重トランジスタを含み、そのトランジスタの
各々は対応する差動前置増幅器に接続され、そして前記
多重トランジスタが同時にはその１つに丈前記差動前置
増幅段のバイアス電流を流す事によって対応前置増幅器
のみを活性化させるべく制御電圧により選択的に駆動さ
れる、選択可能前置増幅器形電子式コンパレータ。
【請求項４】請求項３において、前記多重トランジス
タが制御信号により駆動されるバイポーラトランジスタ
接合により構成される、選択可能前置増幅器形電子式コ
ンパレータ。
【請求項５】請求項３において、前記多重トランジス
タが制御信号により駆動される接合電界効果トランジス
タにより構成される、選択可能前置増幅器形電子式コン
パレータ。
【請求項６】請求項３において、前記多重トランジス
タが制御信号により駆動される金属酸化物半導体電界効
果トランジスタにより構成される、選択可能前置増幅器
形電子式コンパレータ。
【請求項７】請求項３において、前記多重トランジス
タが制御信号により駆動されるＧａＡｓトランジスタに
より構成される、選択可能前置増幅器形電子式コンパレ
ータ。
【請求項８】請求項３において、前記多重差動前置増
幅段がバイポーラトランジスタ接合により構成される、
選択可能前置増幅器形電子式コンパレータ。
【請求項９】請求項３において、前記多重差動前置増
幅段が接合電界効果トランジスタにより構成される、選
択可能前置増幅器形電子式コンパレータ。
【請求項１０】請求項３において、前記多重差動前置
増幅段が金属酸化物半導体電界効果トランジスタにより
構成される、選択可能前置増幅器形電子式コンパレー
タ。
【請求項１１】請求項３において、前記多重差動前置
増幅段がＧａＡｓトランジスタにより構成される、選択
可能前置増幅器形電子式コンパレータ。
【請求項１２】請求項３において、前記多重差動前置
増幅段が２個の差動前置増幅器を含み、前記多重トラン
ジスタが２個の制御電圧で選択的に駆動される２個のト
ランジスタを包含する、選択可能前置増幅器形電子式コ
ンパレータ。
【請求項１３】請求項３において、前記多重差動前置
増幅段が単一基準電圧抵抗器ラダーに接続される２個の
差動前置増幅器を含み、前記多重トランジスタが２個の
制御電圧によって選択的に駆動される２個のトランジス
タを包含する、選択可能前置増幅器形電子式コンパレー
タ。
【請求項１４】請求項１において、前記多重差動前置
増幅段のどれか１つを選択的に活性化するための前記手
段が前記多重差動前置増幅段の出力側スイッチ回路によ
り構成されている、選択可能前置増幅器形電子式コンパ
レータ。
【請求項１５】請求項１４において、前記スイッチ回
路が前記多重差動前置増幅段中の対応トランジスタに接
続された多重トランジスタ対を含んでいる、又、各前記
トランジスタ対の中の片一方のトランジスタが負荷抵抗
器とディジタル出力段とに接続されるのに対して相棒ト
ランジスタが前記負荷抵抗器とディジタル出力段とに対
するバイパス回路を形成している、そして又、各前記ト
ランジスタ対の中の前記トランジスタが或る時刻には前
記多重差動前置増幅段の１つの出力ノード丈を活性化す
る様選択的に制御電圧が印加されている、選択可能前置
増幅器形電子式コンパレータ。
【請求項１６】請求項１５において、前記多重トラン
ジスタ対が、バイポーラトランジスタ接合、接合電界効
果トランジスタ、金属酸化物半導体電界効果トランジス
タ、及びＧａＡｓトランジスタにより構成されるグルー
プから選定されている、選択可能前置増幅器形電子式コ
ンパレータ。
【請求項１７】請求項１５において、前記多重差動前
置増幅段が、バイポーラトランジスタ接合、接合電界効
果トランジスタ、金属酸化物半導体電界効果トランジス
タ、及びＧａＡｓトランジスタにより構成されるグルー
プから選定されたトランジスタにより実現されている、
選択可能前置増幅器形電子式コンパレータ。
【請求項１８】請求項１５において、前記多重差動前
置増幅段が２個の差動前置増幅器を包含し、前記多重ト
ランジスタ対が２個の制御電圧により選択的に駆動され
る４個のトランジスタ対を包含する、選択可能前置増幅
器形電子式コンパレータ。
【請求項１９】請求項１５において、前記多重差動前
置増幅段が単一基準電圧抵抗器ラダーに接続された２個
の差動前置増幅器を含み、前記多重トランジスタ対が２
個の制御電圧により選択的に駆動される４個のトランジ
スタ対を包含する、選択可能前置増幅器形電子式コンパ
レータ。
【請求項２０】以下のステップを包含する、ディジタ
ル出力段、負荷電流及びバイアス電流の重複を削減した
多重コンパレータ動作性の実施方法：（ａ）共通負荷抵抗器とディジタル出力段とに接続され
た多重差動前置増幅段を提供するステップ、（ｂ）前記多重差動前置増幅段のどれか１つを選択的に
活性化させる手段を提供するステップ、及び（ｃ）前記
多重差動前置増幅段のどれか１つに入力信号を印加し、
そして該増幅段を選択的に活性化するステップ。