JPS6028320A - 比較器回路 - Google Patents
比較器回路Info
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- JPS6028320A JPS6028320A JP58135975A JP13597583A JPS6028320A JP S6028320 A JPS6028320 A JP S6028320A JP 58135975 A JP58135975 A JP 58135975A JP 13597583 A JP13597583 A JP 13597583A JP S6028320 A JPS6028320 A JP S6028320A
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- JP
- Japan
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- output
- comparator
- section
- circuit
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/26—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar transistors with internal or external positive feedback
- H03K3/28—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar transistors with internal or external positive feedback using means other than a transformer for feedback
- H03K3/281—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar transistors with internal or external positive feedback using means other than a transformer for feedback using at least two transistors so coupled that the input of one is derived from the output of another, e.g. multivibrator
- H03K3/286—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar transistors with internal or external positive feedback using means other than a transformer for feedback using at least two transistors so coupled that the input of one is derived from the output of another, e.g. multivibrator bistable
- H03K3/288—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar transistors with internal or external positive feedback using means other than a transformer for feedback using at least two transistors so coupled that the input of one is derived from the output of another, e.g. multivibrator bistable using additional transistors in the input circuit
- H03K3/2885—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar transistors with internal or external positive feedback using means other than a transformer for feedback using at least two transistors so coupled that the input of one is derived from the output of another, e.g. multivibrator bistable using additional transistors in the input circuit the input circuit having a differential configuration
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Analogue/Digital Conversion (AREA)
- Manipulation Of Pulses (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は、比較器回路に関し、特に直並列形ＡＤ変換器
における部分ＡＤ変換器を構成するコンパレータ回路に
関するものである。
における部分ＡＤ変換器を構成するコンパレータ回路に
関するものである。
例えば、Ｖ Ｔ Ｒ（Ｖｉｄｅｏ Ｔａｐｅ Ｒｅｃｏ
ｒｄｅｒ） （７）時間軸補正器として、高速のＡＤ変
換器が用いられる。このような高性能を実現するために
は、直並列ＡＤ変換方式が適しているが、この方式は上
位ビットをＡＤ変換し、そのＤＡ変換値と入力の差を再
度ＡＤ変換することによシ、下位ビットを決定するもの
であって、ＡＤ変換−ＤＡ変換動作がその速度を決めて
いる。、 第１図は、従来の直並列形ＡＤ変換器のブロック図であ
る。
ｒｄｅｒ） （７）時間軸補正器として、高速のＡＤ変
換器が用いられる。このような高性能を実現するために
は、直並列ＡＤ変換方式が適しているが、この方式は上
位ビットをＡＤ変換し、そのＤＡ変換値と入力の差を再
度ＡＤ変換することによシ、下位ビットを決定するもの
であって、ＡＤ変換−ＤＡ変換動作がその速度を決めて
いる。、 第１図は、従来の直並列形ＡＤ変換器のブロック図であ
る。
１と３はＡＤ変換器、２はＤＡ変換器、４は減算器、５
はレジスタである。先ず、ＭｌのＡＤ変換器（以下ＡＤ
Ｃと記す）ｌによシ入カアナログ信号の上位ビットのＡ
Ｄ変換を行い、その結果をＤＡ変換器（以下ＤＡＣと記
す）２によシアナログ信号に戻して、減算器４によシ入
力信号との差をとシ、第２のＡＤＣ３によシ下位ビット
のＡＤ変換を行う。
はレジスタである。先ず、ＭｌのＡＤ変換器（以下ＡＤ
Ｃと記す）ｌによシ入カアナログ信号の上位ビットのＡ
Ｄ変換を行い、その結果をＤＡ変換器（以下ＤＡＣと記
す）２によシアナログ信号に戻して、減算器４によシ入
力信号との差をとシ、第２のＡＤＣ３によシ下位ビット
のＡＤ変換を行う。
このような直並列形ＡＤＣにおいて、高速化のために、
第１のＡＤＣＩとＤ４Ｃ２とを区別しない方式、つまｐ
ＡＤｃｌの出力が得られるとほぼ同時に、それに対応す
るＤＡ変換出力が得られる方式が提案されている。
第１のＡＤＣＩとＤ４Ｃ２とを区別しない方式、つまｐ
ＡＤｃｌの出力が得られるとほぼ同時に、それに対応す
るＤＡ変換出力が得られる方式が提案されている。
第２図は、第１図において、ＡＤＣｌとＤＡＣ２とを区
別しない方式の構成図である。
別しない方式の構成図である。
第２図においては、ＡＤＣｌとして並列形を用いておシ
、並列に配置された比較器１１でアナログ入力と参照電
圧とを比較し、サンプリング値を決めて後段のスイッチ
１３に反転出力とともに出力する。スイッチ１３は、入
力された値により定電流源１２をスイッチし、アナログ
電流値Ｉｏ。
、並列に配置された比較器１１でアナログ入力と参照電
圧とを比較し、サンプリング値を決めて後段のスイッチ
１３に反転出力とともに出力する。スイッチ１３は、入
力された値により定電流源１２をスイッチし、アナログ
電流値Ｉｏ。
Ｉｏを得る。この回路の詳細動作は、公知文献（出水他
「昭和５０年度電子通信学会全国大会予稿４７８）を参
照されたい。
「昭和５０年度電子通信学会全国大会予稿４７８）を参
照されたい。
このようなりＡ変換出力が得られるＡＤＣ（以下ＡＤ／
ＤＡと記す〕用のコンパレータにおいては、入力が変化
してもＤＡ出力値は一定期間だけ一定値を保持しなけれ
ばならないため、ラッチ機能を有したラッチング・コン
パレータが適してい 、。
ＤＡと記す〕用のコンパレータにおいては、入力が変化
してもＤＡ出力値は一定期間だけ一定値を保持しなけれ
ばならないため、ラッチ機能を有したラッチング・コン
パレータが適してい 、。
ΦＯ
第３図は、従来のラッチング・コンパレータの回路構成
図である。
図である。
ラッチング・コンパレータとしては、第３図に示すよう
に、増幅部（トランジスタＱ３１． Ｑ３２）と、ラッ
チ部（トランジスタＱ３３．Ｑ３４）とを、トランジス
タＱ３５．Ｑ３６で切シ替えて使用するものである。こ
のようなラッチング・コンパレータをＡ Ｄ／Ｄ Ａに
使用する場合、ラッチ部が動作している間は、増幅部が
動作しないため、増幅動作に切り替わった時点では十分
な変換速度が得られない欠点がある。さらに、コンパレ
ータ群の出力全２進符号に変換するデコーダを含めて、
低電力化に対して必ずしも最適な構成になっていない点
もあった。
に、増幅部（トランジスタＱ３１． Ｑ３２）と、ラッ
チ部（トランジスタＱ３３．Ｑ３４）とを、トランジス
タＱ３５．Ｑ３６で切シ替えて使用するものである。こ
のようなラッチング・コンパレータをＡ Ｄ／Ｄ Ａに
使用する場合、ラッチ部が動作している間は、増幅部が
動作しないため、増幅動作に切り替わった時点では十分
な変換速度が得られない欠点がある。さらに、コンパレ
ータ群の出力全２進符号に変換するデコーダを含めて、
低電力化に対して必ずしも最適な構成になっていない点
もあった。
本発明の目的は、このような従来の欠点を除去し、変換
速度の向上と低消費電力化を図ることができるＡ Ｄ／
Ｄ Ａ用の比較器回路を提供することにある。
速度の向上と低消費電力化を図ることができるＡ Ｄ／
Ｄ Ａ用の比較器回路を提供することにある。
上記目的を達成するため、本発明の比較器回路は、差動
増幅回路と、該差動増幅回路の出力にそれぞれトランジ
スタを正帰還させて構成するラッチ回路とを電流スイッ
チによシ交互に切り替えるラッチング・コンパレータに
おいて、該ラッチング・コンパレータの前段に差動増幅
器を設け、該差動増幅器の出力を差動のまま上記ラッチ
ング・コンパレータの入力に接続することに特徴がある
。
増幅回路と、該差動増幅回路の出力にそれぞれトランジ
スタを正帰還させて構成するラッチ回路とを電流スイッ
チによシ交互に切り替えるラッチング・コンパレータに
おいて、該ラッチング・コンパレータの前段に差動増幅
器を設け、該差動増幅器の出力を差動のまま上記ラッチ
ング・コンパレータの入力に接続することに特徴がある
。
以下、本発明の実施例を図面によシ説明する。
第４図は、本発明の第１の実施例を示す比較器回路の構
成図である。
成図である。
第４図においては、差動増幅部１１０、ラッチ部１２０
、ＤＡ出力用の電流出力部１３０、およびディジタル出
力部１４０で比較器回路を構成する。
、ＤＡ出力用の電流出力部１３０、およびディジタル出
力部１４０で比較器回路を構成する。
差動増幅部１１０け、トランジスタＱｌ、Ｑ２、定電流
源１１１等で構成され、この増幅部１１０によシ入力信
号１１２と比較参照電圧１１３との差が増幅される。こ
の出力は、次段のラッチ部１２０に入力される。ラッチ
部１２０は、増幅用トランジスタＱ３．Ｑ４、ラッチ用
トランジスタＱ５．Ｑ６Ｎスイッチ用トランジスタＱ７
．Ｑ８、定電流源１２１等によシ構成されておシ、ラッ
チ用トランジスタＱ５．Ｑ６と増幅用トランジスタＱ３
．Ｑ４とを切り替えて使用することにより、ラッチ動作
を行うものである。ＤＡ出力用の電流出力部１３０は、
トランジスタＱ９．ＱＩＯと定電流源１３１で構成され
、ラッチ部１２０の出力で直接差動信号のまま、トラン
ジスタＱ９．ＱＩＯを駆動し、電流のスイッチングを行
うものである。
源１１１等で構成され、この増幅部１１０によシ入力信
号１１２と比較参照電圧１１３との差が増幅される。こ
の出力は、次段のラッチ部１２０に入力される。ラッチ
部１２０は、増幅用トランジスタＱ３．Ｑ４、ラッチ用
トランジスタＱ５．Ｑ６Ｎスイッチ用トランジスタＱ７
．Ｑ８、定電流源１２１等によシ構成されておシ、ラッ
チ用トランジスタＱ５．Ｑ６と増幅用トランジスタＱ３
．Ｑ４とを切り替えて使用することにより、ラッチ動作
を行うものである。ＤＡ出力用の電流出力部１３０は、
トランジスタＱ９．ＱＩＯと定電流源１３１で構成され
、ラッチ部１２０の出力で直接差動信号のまま、トラン
ジスタＱ９．ＱＩＯを駆動し、電流のスイッチングを行
うものである。
ディジタル出力部１４０は、トランジスタＱ１１゜Ｑ１
２．Ｑ１３と抵抗′ｆＬｄｏと定電流源１４１等によシ
構成され、ラッチ部１２０の出力で直接差動信号のまま
、トランジスタＱ１１．Ｑ１２を駆動し、電流をスイッ
チした後、デコーダによシ２進化符号に変換するもので
ある。すなわち、このデコーダは、ラッチ部１２０の差
動出力で駆動されるトランジスタ対Ｑｌｌ、Ｑ１２の一
方のコレクタに抵抗Ｒａｏの一端を接続し、抵抗比４Ｑ
の他端を電源Ｖｃｃあるいはグランドに接続し、そのコ
レクタに別のトランジスタＱ１３のベースを接続し、ト
ランジスタＱ１３のエミッタから電圧出力を得る。同時
に、トランジスタ対の他方のコレクタを開放する。なお
、上記開放されたコレクタは、比較器回路を複数個並列
に配置したとき、隣り合う比・較器回路のトランジスタ
対の抵抗が接続されているコレクタに接続される。この
ようにして、ラッチ部１２０の出力は、電流出力部１３
０とディジタル出力部１４０とを並列に駆動している。
２．Ｑ１３と抵抗′ｆＬｄｏと定電流源１４１等によシ
構成され、ラッチ部１２０の出力で直接差動信号のまま
、トランジスタＱ１１．Ｑ１２を駆動し、電流をスイッ
チした後、デコーダによシ２進化符号に変換するもので
ある。すなわち、このデコーダは、ラッチ部１２０の差
動出力で駆動されるトランジスタ対Ｑｌｌ、Ｑ１２の一
方のコレクタに抵抗Ｒａｏの一端を接続し、抵抗比４Ｑ
の他端を電源Ｖｃｃあるいはグランドに接続し、そのコ
レクタに別のトランジスタＱ１３のベースを接続し、ト
ランジスタＱ１３のエミッタから電圧出力を得る。同時
に、トランジスタ対の他方のコレクタを開放する。なお
、上記開放されたコレクタは、比較器回路を複数個並列
に配置したとき、隣り合う比・較器回路のトランジスタ
対の抵抗が接続されているコレクタに接続される。この
ようにして、ラッチ部１２０の出力は、電流出力部１３
０とディジタル出力部１４０とを並列に駆動している。
このような構成により、先ずラッチ部１２０がコンパレ
ータ出力として、ある期間一定値を保持している間、入
力部である差動増幅部１１０は動作しているため、ラッ
チの保持動作からコンパレータとしての比較動作に切り
替ったときの応答速度が従来に比べて改善され、全体と
して、高速比較動作、ラッチ動作が可能となる。また、
電流出力部１３０は、ラッチ出力を差動で入力している
ため、ラッチ出力が変化し始めた時点からスイッチ動作
を開始することができ、したがって遅延カニ少なく、高
速の応答が可能となる。
ータ出力として、ある期間一定値を保持している間、入
力部である差動増幅部１１０は動作しているため、ラッ
チの保持動作からコンパレータとしての比較動作に切り
替ったときの応答速度が従来に比べて改善され、全体と
して、高速比較動作、ラッチ動作が可能となる。また、
電流出力部１３０は、ラッチ出力を差動で入力している
ため、ラッチ出力が変化し始めた時点からスイッチ動作
を開始することができ、したがって遅延カニ少なく、高
速の応答が可能となる。
コンパレータのディジタル出力部１４０は、このような
コンパレータを用いて並列形ＡＤＣを構成した場合に、
各コンノくレータ出力からＡＤＣ出力である２進化符号
に変換するためのデコーダ゛を有している。
コンパレータを用いて並列形ＡＤＣを構成した場合に、
各コンノくレータ出力からＡＤＣ出力である２進化符号
に変換するためのデコーダ゛を有している。
第５図は、本発明のコンノ（レータを用いたＡＤ／ＤＡ
の構成図である。
の構成図である。
第４図に示したコンノくレータ１０のディジタル出力部
１４０の出力Ｅ。と１０を、第５図のように並列に配置
された各コンノ（レーク１０間で相互に接続する。これ
によシ、入力信号に応じてコンパレータ出力が′１″か
ら′０＃に変わる変化点に対応するコンパレータ１０の
ディジタル出力ＥＯＩＪＴのみが′１”レベルとなる。
１４０の出力Ｅ。と１０を、第５図のように並列に配置
された各コンノ（レーク１０間で相互に接続する。これ
によシ、入力信号に応じてコンパレータ出力が′１″か
ら′０＃に変わる変化点に対応するコンパレータ１０の
ディジタル出力ＥＯＩＪＴのみが′１”レベルとなる。
各コンノくレータ１０の出力ＥＯＵＴを、そのコンノく
レータ１０力；対応する２進化符号に応じてそれぞれの
ビット線でワイアード・オアをとれば、２進化符号に変
換することができ、デコーダが簡単に実現できる。
レータ１０力；対応する２進化符号に応じてそれぞれの
ビット線でワイアード・オアをとれば、２進化符号に変
換することができ、デコーダが簡単に実現できる。
第６図は、本発明の第２の実施例を示す比較器回路の構
成図である。
成図である。
第６図においては、ラッチ部１２０の上部でバッファ用
トランジスタＱ２１．Ｑ２２を介してディジタル出力Ｅ
ｏ 、Ｅｏを得る構成であり、デコーダ部に関する接続
は第１の実施例の場合と同じである。第６図の構成では
、ラッチ部１２０の上部から出力を得るので、定電流源
が共通化できる等の利点がある。
トランジスタＱ２１．Ｑ２２を介してディジタル出力Ｅ
ｏ 、Ｅｏを得る構成であり、デコーダ部に関する接続
は第１の実施例の場合と同じである。第６図の構成では
、ラッチ部１２０の上部から出力を得るので、定電流源
が共通化できる等の利点がある。
第４図、第６図の実施例から明らかなように、ラッチ部
１２０の前段に増幅部１１０を配置することによシ比較
動作の高速化が可能となる。また、ラッチ部１２０の入
力で増幅された入力信号が得られることによシ、動作電
流を低減しても十分な変換速度が得られる。さらに、デ
ィジタル出力部１４０についても、差動で駆動する方式
を用いることにより、速度低下が少なく、電源電圧を低
く抑えることができるため、低消費電力化が可能となる
。
１２０の前段に増幅部１１０を配置することによシ比較
動作の高速化が可能となる。また、ラッチ部１２０の入
力で増幅された入力信号が得られることによシ、動作電
流を低減しても十分な変換速度が得られる。さらに、デ
ィジタル出力部１４０についても、差動で駆動する方式
を用いることにより、速度低下が少なく、電源電圧を低
く抑えることができるため、低消費電力化が可能となる
。
以上説明したように、本発明によれば、直並列形ＡＤＣ
用の部分構成要素としてのＡ Ｄ／Ｄ Ａに対して、高
速変換および低消費電力化が可能となるので、システム
全体の性能向上および経済性の向上を図ることができる
利点がある。
用の部分構成要素としてのＡ Ｄ／Ｄ Ａに対して、高
速変換および低消費電力化が可能となるので、システム
全体の性能向上および経済性の向上を図ることができる
利点がある。
第１図は、従来の直並列形ＡＤ変換器のブロック図、第
２図は第１図においてＡＤＣとＤＡＣを区別しない方式
の構成図、第３図は従来のラッチング・コンパレータの
回路構成図、第４図は本発明の第１の実施例を示す比較
器回路の構成図、第５図は本発明のコンパレータを用い
たＡＤ／ＤＡの構成図、第６図は本発明の第２の実施例
を示す比較器回路の構成図である。 １．３・・・ＡＤ変換器、２・・・ＤＡ変換器、４・・
・減算器、５・・・レジスタ、１１・・・コンパレータ
、１３・・・スイッチ、１１１，１２１，１３１，１４
１゜１２・・・定電流源、１１０・・・差動増幅部、１
２０・・・ラッチ部、１３０・・・電流出力部、１４ｏ
・・・ディジタル出力部。 遁 １ λ よう立 下位 尤 ４− 図 ｒ ／ ３７１ ／４−ν ＺＳ 図 ”Ｉｃｅ ｖｂｔ １２θ
２図は第１図においてＡＤＣとＤＡＣを区別しない方式
の構成図、第３図は従来のラッチング・コンパレータの
回路構成図、第４図は本発明の第１の実施例を示す比較
器回路の構成図、第５図は本発明のコンパレータを用い
たＡＤ／ＤＡの構成図、第６図は本発明の第２の実施例
を示す比較器回路の構成図である。 １．３・・・ＡＤ変換器、２・・・ＤＡ変換器、４・・
・減算器、５・・・レジスタ、１１・・・コンパレータ
、１３・・・スイッチ、１１１，１２１，１３１，１４
１゜１２・・・定電流源、１１０・・・差動増幅部、１
２０・・・ラッチ部、１３０・・・電流出力部、１４ｏ
・・・ディジタル出力部。 遁 １ λ よう立 下位 尤 ４− 図 ｒ ／ ３７１ ／４−ν ＺＳ 図 ”Ｉｃｅ ｖｂｔ １２θ
Claims (1)
- 【特許請求の範囲】 １、差動増幅回路と、該差動増幅回路の出力にそれぞれ
トランジスタを正帰還させて構成するラッチ回路とを電
流スイッチによシ交互に切シ替えるラッチング働コンパ
レータにおいて、該ラッチング・コンパレータの前段に
差動増幅器を設け、該差動増幅器の出力を差動のまま上
記ラッチング・コンパレータの入力に接続することを特
徴とする比較器回路。 ２、前記ラッチング−コンパレータの差動出力は、後段
に接続された電流出力回路の定電流源からの電流を！１
７Ｊ、ｂ替えることを特徴とする特許請求の範囲第１項
記載の比較器回路。 ３、前記ランチング・コンパレータの差動出力は、トラ
ンジスタ対の一方のコレクタに抵抗の一端を接続し、該
抵抗の他端を電源またはグランドに接続し、上記コレク
タに別のトランジスタのペースを接続して、該トランジ
スタのエミッタから電圧出力を得るとともに、上記トラ
ンジスタ対の他方のコレクタを開放して構成されたコー
ド変換回路のトランジスタ対を駆動すること器回路。 ４、前記コード変換回路のトランジスタ対の開放された
コレクタは、前記比較器回路を複数個並列に配置したと
き、隣接する比較器回路のトランジスタ対の抵抗が接続
されたコレクタに接続されることを特徴とする特許請求
の範囲第３項記載の比較器回路。 ５、前記ラッチング・コンパレータの差動出力は、前記
電流出力回路と前記コード変換回路とを並列に駆動する
ことを特徴とする特許請求の範囲第１項、第２項または
第３項記載の比較器回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58135975A JPS6028320A (ja) | 1983-07-27 | 1983-07-27 | 比較器回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58135975A JPS6028320A (ja) | 1983-07-27 | 1983-07-27 | 比較器回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6028320A true JPS6028320A (ja) | 1985-02-13 |
| JPH0475687B2 JPH0475687B2 (ja) | 1992-12-01 |
Family
ID=15164244
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58135975A Granted JPS6028320A (ja) | 1983-07-27 | 1983-07-27 | 比較器回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6028320A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62186534U (ja) * | 1986-05-19 | 1987-11-27 | ||
| JPS6344537U (ja) * | 1986-09-08 | 1988-03-25 | ||
| JPS63191419A (ja) * | 1987-02-04 | 1988-08-08 | Hitachi Ltd | Ａｄ変換器 |
| JPH02105631A (ja) * | 1988-08-25 | 1990-04-18 | Brooktree Corp | 比較回路 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5731226A (en) * | 1980-08-04 | 1982-02-19 | Matsushita Electric Ind Co Ltd | Comparator circuit |
| JPS59122016A (ja) * | 1982-12-27 | 1984-07-14 | Sony Corp | ラツチドコンパレ−タ |
-
1983
- 1983-07-27 JP JP58135975A patent/JPS6028320A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5731226A (en) * | 1980-08-04 | 1982-02-19 | Matsushita Electric Ind Co Ltd | Comparator circuit |
| JPS59122016A (ja) * | 1982-12-27 | 1984-07-14 | Sony Corp | ラツチドコンパレ−タ |
Cited By (4)
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|---|---|---|---|---|
| JPS62186534U (ja) * | 1986-05-19 | 1987-11-27 | ||
| JPS6344537U (ja) * | 1986-09-08 | 1988-03-25 | ||
| JPS63191419A (ja) * | 1987-02-04 | 1988-08-08 | Hitachi Ltd | Ａｄ変換器 |
| JPH02105631A (ja) * | 1988-08-25 | 1990-04-18 | Brooktree Corp | 比較回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0475687B2 (ja) | 1992-12-01 |
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