JPH0563610A - ジツタ補償装置 - Google Patents
ジツタ補償装置Info
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- JPH0563610A JPH0563610A JP3219578A JP21957891A JPH0563610A JP H0563610 A JPH0563610 A JP H0563610A JP 3219578 A JP3219578 A JP 3219578A JP 21957891 A JP21957891 A JP 21957891A JP H0563610 A JPH0563610 A JP H0563610A
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- JP
- Japan
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- jitter
- locked loop
- digital phase
- signal
- phase locked
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- Cable Transmission Systems, Equalization Of Radio And Reduction Of Echo (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】
【目的】 本発明は、複数のＤＰＬＬが設けられる伝送
装置におけるジッタ補償装置の回路規模の削減を目的と
する。 【構成】 制御手段１０８は、送信信号１０１又は受信
信号１０２のタイミング制御用の複数のＤＰＬＬ１０７
のうち同時に２つ以上が同じタイミングではジッタを発
生しないように排他制御を行い、それぞれのジッタの影
響が無くなってから次のＤＰＬＬにジッタを発生させ
る。記憶手段１０９は、各ＤＰＬＬ１０７が発生させる
ジッタを補償するための各タップ係数の組を記憶する。
ジッタ補償手段１１０は、制御手段１０８の制御下で現
在発生しているジッタに対応する記憶手段１０９に記憶
されているタップ係数の組に基づいて、ジッタの補償動
作、即ち、レプリカを発生するためのたたみ込み演算、
タップ係数の更新演算などを行う。以上の構成により、
ジッタ補償手段１１０を複数のＤＰＬＬ１０７のために
共用でき、回路規模を削減できる。
装置におけるジッタ補償装置の回路規模の削減を目的と
する。 【構成】 制御手段１０８は、送信信号１０１又は受信
信号１０２のタイミング制御用の複数のＤＰＬＬ１０７
のうち同時に２つ以上が同じタイミングではジッタを発
生しないように排他制御を行い、それぞれのジッタの影
響が無くなってから次のＤＰＬＬにジッタを発生させ
る。記憶手段１０９は、各ＤＰＬＬ１０７が発生させる
ジッタを補償するための各タップ係数の組を記憶する。
ジッタ補償手段１１０は、制御手段１０８の制御下で現
在発生しているジッタに対応する記憶手段１０９に記憶
されているタップ係数の組に基づいて、ジッタの補償動
作、即ち、レプリカを発生するためのたたみ込み演算、
タップ係数の更新演算などを行う。以上の構成により、
ジッタ補償手段１１０を複数のＤＰＬＬ１０７のために
共用でき、回路規模を削減できる。
Description
【０００１】
【産業上の利用分野】本発明は、送信側から受信側に回
り込むエコー成分を除去するエコーキャンセラを備えた
伝送装置に係り、更に詳しくは、複数のディジタル・フ
ェーズ・ロックド・ループ回路（ＤＰＬＬ、以下同じ）
を用いて受信信号からのタイミング再生や網への同期を
行い、それぞれのＤＰＬＬで発生する位相ジャンプ（ジ
ッタ）を補償する複数のジッタ補償装置を備えた伝送装
置に関する。
り込むエコー成分を除去するエコーキャンセラを備えた
伝送装置に係り、更に詳しくは、複数のディジタル・フ
ェーズ・ロックド・ループ回路（ＤＰＬＬ、以下同じ）
を用いて受信信号からのタイミング再生や網への同期を
行い、それぞれのＤＰＬＬで発生する位相ジャンプ（ジ
ッタ）を補償する複数のジッタ補償装置を備えた伝送装
置に関する。
【０００２】
【従来の技術】ディジタル加入者線伝送装置の１構成例
として、ハイブリッド回路を使用した２線式ディジタル
加入者線伝送装置がある。
として、ハイブリッド回路を使用した２線式ディジタル
加入者線伝送装置がある。
【０００３】図４に、上記ディジタル加入者線伝送装置
が局側に設けられる場合の構成例を示す。送信部（Ｔ
Ｘ）４０１は、２値のディジタル送信データを伝送符号
（例えば２Ｂ１Ｑ符号）に変換し、回線４０５を駆動し
伝送符号を送信する。この場合、第１のＤＰＬＬ４０２
は、交換機の内部クロックに同期した送信クロックを発
生し、送信部４０１は、ＤＰＬＬ４０２からの送信クロ
ックに同期して送信動作を行う。
が局側に設けられる場合の構成例を示す。送信部（Ｔ
Ｘ）４０１は、２値のディジタル送信データを伝送符号
（例えば２Ｂ１Ｑ符号）に変換し、回線４０５を駆動し
伝送符号を送信する。この場合、第１のＤＰＬＬ４０２
は、交換機の内部クロックに同期した送信クロックを発
生し、送信部４０１は、ＤＰＬＬ４０２からの送信クロ
ックに同期して送信動作を行う。
【０００４】ハイブリッド回路（ＨＹＢ）４０４は、２
線の回線（加入者線）４０５と、２線の送信線４０３及
び２線の受信線４０６との間で２線／４線変換を行う。
Ａ／Ｄ変換器（ＡＤＣ）４０７は、ハイブリッド回路４
０４を経由して回り込む自装置からの送信信号のエコー
と、相手装置から送信され回線４０５上で減衰した受信
信号（アナログ信号）とが混合された信号を、ディジタ
ル信号に変換する。
線の回線（加入者線）４０５と、２線の送信線４０３及
び２線の受信線４０６との間で２線／４線変換を行う。
Ａ／Ｄ変換器（ＡＤＣ）４０７は、ハイブリッド回路４
０４を経由して回り込む自装置からの送信信号のエコー
と、相手装置から送信され回線４０５上で減衰した受信
信号（アナログ信号）とが混合された信号を、ディジタ
ル信号に変換する。
【０００５】エコーキャンセラ（ＥＣ）４１２及び減算
器４０８は、上記エコーをキャンセルする。等化器（Ｅ
ＱＬ）４０９は、相手装置から送信され回線４０５上で
減衰した受信信号を等化する。
器４０８は、上記エコーをキャンセルする。等化器（Ｅ
ＱＬ）４０９は、相手装置から送信され回線４０５上で
減衰した受信信号を等化する。
【０００６】タイミング再生回路（ＴＩＭ）４１０は、
受信信号からＡ／Ｄ変換器４０７における最適なサンプ
リング位相を抽出する。第２のＤＰＬＬ４１１は、この
サンプリング位相に同期したサンプリングクロックを発
生し、Ａ／Ｄ変換器４０７に供給する。
受信信号からＡ／Ｄ変換器４０７における最適なサンプ
リング位相を抽出する。第２のＤＰＬＬ４１１は、この
サンプリング位相に同期したサンプリングクロックを発
生し、Ａ／Ｄ変換器４０７に供給する。
【０００７】以上のような構成を有するハイブリッド回
路を使用した２線式ディジタル加入者線伝送装置では、
送信側から受信側にハイブリッド回路４０４を経由して
エコーが漏れ込み、一方、回線４０５上を伝送されてき
た受信信号はかなり減衰している。このため、エコーと
受信信号との強度比は数十デシベルにも達することがあ
る。従って、上述のような伝送装置では、エコーキャン
セラ４１２を中心とする補償回路によるエコーキャンセ
ルの処理が不可欠となる。
路を使用した２線式ディジタル加入者線伝送装置では、
送信側から受信側にハイブリッド回路４０４を経由して
エコーが漏れ込み、一方、回線４０５上を伝送されてき
た受信信号はかなり減衰している。このため、エコーと
受信信号との強度比は数十デシベルにも達することがあ
る。従って、上述のような伝送装置では、エコーキャン
セラ４１２を中心とする補償回路によるエコーキャンセ
ルの処理が不可欠となる。
【０００８】ここで、受信信号に含まれるエコーのイン
パルス応答波形は、例えば図５に示されるような形状を
有する。従って、エコーキャンセラ４１２は、サンプル
リングタイミング毎に図５のＣ1 、Ｃ2 、Ｃ3、・・・
で示されるタップ係数からなるインパルス応答を有する
フィルタとして構成されればよい。そして、エコーキャ
ンセラ４１２は、各送信タイミング毎の送信シンボルａ
n を順次遅延させた信号と上記各タップ係数Ｃ1 、
Ｃ2 、Ｃ3 、・・・とをたたみ込み、その結果、エコー
レプリカ４１３を出力する。そして、減算器４０８が、
Ａ／Ｄ変換器４０７の出力からエコーレプリカ４１３を
減算することにより、各送信タイミング毎に受信側に回
り込んでくるエコーをキャンセルすることができる。
パルス応答波形は、例えば図５に示されるような形状を
有する。従って、エコーキャンセラ４１２は、サンプル
リングタイミング毎に図５のＣ1 、Ｃ2 、Ｃ3、・・・
で示されるタップ係数からなるインパルス応答を有する
フィルタとして構成されればよい。そして、エコーキャ
ンセラ４１２は、各送信タイミング毎の送信シンボルａ
n を順次遅延させた信号と上記各タップ係数Ｃ1 、
Ｃ2 、Ｃ3 、・・・とをたたみ込み、その結果、エコー
レプリカ４１３を出力する。そして、減算器４０８が、
Ａ／Ｄ変換器４０７の出力からエコーレプリカ４１３を
減算することにより、各送信タイミング毎に受信側に回
り込んでくるエコーをキャンセルすることができる。
【０００９】ここで、第２のＤＰＬＬ４１１は、タイミ
ング再生回路４１０で抽出されたサンプリング位相に同
期したサンプリングクロックを発生する場合に、そのク
ロックの位相制御を行う過程で同クロックの位相をジャ
ンプさせ、ジッタを発生させ得る。
ング再生回路４１０で抽出されたサンプリング位相に同
期したサンプリングクロックを発生する場合に、そのク
ロックの位相制御を行う過程で同クロックの位相をジャ
ンプさせ、ジッタを発生させ得る。
【００１０】ここで、任意のサンプリングタイミングに
おいて、第２のＤＰＬＬ４１１がサンプリングクロック
の位相を図６のように±Δθだけジャンプさせた場合、
そのタイミング以後の任意のタイミングでは、エコーキ
ャンセラ４１２からの各タイミングにおけるタップ係数
Ｃn の値を図６のように±Ｊn だけ補正した値Ｃn '又
はＣn " によって、エコー成分をキャンセルできる。
おいて、第２のＤＰＬＬ４１１がサンプリングクロック
の位相を図６のように±Δθだけジャンプさせた場合、
そのタイミング以後の任意のタイミングでは、エコーキ
ャンセラ４１２からの各タイミングにおけるタップ係数
Ｃn の値を図６のように±Ｊn だけ補正した値Ｃn '又
はＣn " によって、エコー成分をキャンセルできる。
【００１１】従って、図４の第２のジッタ補償回路（Ｐ
ＨＣ）４１５が、上述のジッタ補償値Ｊn を発生し、こ
の補償値をエコーキャンセラ４１２におけるタップ係数
Ｃn に加算することにより、第２のＤＰＬＬ４１１が発
生させるジッタを補償することができる。
ＨＣ）４１５が、上述のジッタ補償値Ｊn を発生し、こ
の補償値をエコーキャンセラ４１２におけるタップ係数
Ｃn に加算することにより、第２のＤＰＬＬ４１１が発
生させるジッタを補償することができる。
【００１２】一方、第１のＤＰＬＬ４０２も、送信クロ
ックの位相を制御する過程でジッタを発生し得る。しか
し、この場合には、送信クロックのクロック幅が変化
し、エコーの波形自体が例えば図７のように変化する。
このため、上述した第２のジッタ補償回路４１５が発生
するジッタ補償値Ｊn と同じ補償値では補償できない。
従って、新たな第１のジッタ補償回路（ＪＴＣ）４１４
が必要となる。
ックの位相を制御する過程でジッタを発生し得る。しか
し、この場合には、送信クロックのクロック幅が変化
し、エコーの波形自体が例えば図７のように変化する。
このため、上述した第２のジッタ補償回路４１５が発生
するジッタ補償値Ｊn と同じ補償値では補償できない。
従って、新たな第１のジッタ補償回路（ＪＴＣ）４１４
が必要となる。
【００１３】図８に、図４の従来のディジタル加入者線
伝送装置における第１のジッタ補償回路（ＪＴＣ）４１
４と第２のジッタ補償回路（ＰＨＣ）４１５の構成を示
す。図８に示されるように、両回路４１４と４１５のそ
れぞれにおいて、ＤＰＬＬ４０２と４１１のそれぞれに
対応するジッタ補償用タップ係数を記憶するＲＡＭ８０
１と８０４、これら各ＲＡＭからの各ジッタ補償用タッ
プ係数の組と各タイミング毎の送信シンボルａn の時系
列とをたたみ込むタップ係数たたみ込み用演算回路８０
２と８０５、並びに図４の等化器４０９から得られるジ
ッタ発生時の残留エラーεと送信シンボルａn とから各
ＲＡＭ８０１と８０４における各タップ係数の組をそれ
ぞれ更新するタップ係数更新用演算回路８０３と８０６
が必要となる。
伝送装置における第１のジッタ補償回路（ＪＴＣ）４１
４と第２のジッタ補償回路（ＰＨＣ）４１５の構成を示
す。図８に示されるように、両回路４１４と４１５のそ
れぞれにおいて、ＤＰＬＬ４０２と４１１のそれぞれに
対応するジッタ補償用タップ係数を記憶するＲＡＭ８０
１と８０４、これら各ＲＡＭからの各ジッタ補償用タッ
プ係数の組と各タイミング毎の送信シンボルａn の時系
列とをたたみ込むタップ係数たたみ込み用演算回路８０
２と８０５、並びに図４の等化器４０９から得られるジ
ッタ発生時の残留エラーεと送信シンボルａn とから各
ＲＡＭ８０１と８０４における各タップ係数の組をそれ
ぞれ更新するタップ係数更新用演算回路８０３と８０６
が必要となる。
【００１４】ここで、コントロール部８０８（図４では
特には図示していない）は、第１のＤＰＬＬ４０２がジ
ッタを発生した場合には、ＲＡＭ８０１に対してタップ
係数の組をタップ係数たたみ込み用演算回路８０２に出
力させ、第１のジッタ補償回路４１４を動作させる。同
様に、コントロール部８０８は、第２のＤＰＬＬ４１１
がジッタを発生した場合には、ＲＡＭ８０４に対してタ
ップ係数の組をタップ係数たたみ込み用演算回路８０５
に出力させ、第２のジッタ補償回路４１５を動作させ
る。
特には図示していない）は、第１のＤＰＬＬ４０２がジ
ッタを発生した場合には、ＲＡＭ８０１に対してタップ
係数の組をタップ係数たたみ込み用演算回路８０２に出
力させ、第１のジッタ補償回路４１４を動作させる。同
様に、コントロール部８０８は、第２のＤＰＬＬ４１１
がジッタを発生した場合には、ＲＡＭ８０４に対してタ
ップ係数の組をタップ係数たたみ込み用演算回路８０５
に出力させ、第２のジッタ補償回路４１５を動作させ
る。
【００１５】そして、第１及び第２のジッタ補償回路４
１４、４１５からの各ジッタ補償値は、加算器８０７で
加算され、ジッタ補償値８０８として出力される。ま
た、ＲＡＭ８０４内のタップ係数は、エコーキャンセラ
４１２（図４参照）内のタップ係数に加算される。
１４、４１５からの各ジッタ補償値は、加算器８０７で
加算され、ジッタ補償値８０８として出力される。ま
た、ＲＡＭ８０４内のタップ係数は、エコーキャンセラ
４１２（図４参照）内のタップ係数に加算される。
【００１６】
【発明が解決しようとする課題】以上、図４及び図８の
構成からわかるように、ディジタル加入者線伝送装置内
にタイミング制御用のＤＰＬＬが複数設けられる場合、
従来は各ＤＰＬＬに対応してジッタ補償回路を設けなけ
ればならない。
構成からわかるように、ディジタル加入者線伝送装置内
にタイミング制御用のＤＰＬＬが複数設けられる場合、
従来は各ＤＰＬＬに対応してジッタ補償回路を設けなけ
ればならない。
【００１７】ここで、例えば図８の各ジッタ補償回路４
１４、４１５において、タップ係数たたみ込み用演算回
路８０２、８０５、並びにタップ係数更新用演算回路８
０３、８０６などは、遅延回路と乗算回路が複数個組み
合わせられた規模の大きな回路構成を有する。
１４、４１５において、タップ係数たたみ込み用演算回
路８０２、８０５、並びにタップ係数更新用演算回路８
０３、８０６などは、遅延回路と乗算回路が複数個組み
合わせられた規模の大きな回路構成を有する。
【００１８】従って、これらの部分について重複した回
路構成が必要となると、ディジタル加入者線伝送装置全
体の回路規模が大幅に増大してしまうという問題点を有
している。
路構成が必要となると、ディジタル加入者線伝送装置全
体の回路規模が大幅に増大してしまうという問題点を有
している。
【００１９】本発明は、複数のＤＰＬＬが設けられる伝
送装置におけるジッタ補償装置の回路規模の削減を目的
とする。
送装置におけるジッタ補償装置の回路規模の削減を目的
とする。
【００２０】
【課題を解決するための手段】図１は、本発明のブロッ
ク図である。本発明は、回線１１１に対する送信信号１
０１と受信信号１０２を混合、分離する信号変換装置１
０３と、そこで分離された信号をＡ／Ｄ変換するＡ／Ｄ
変換装置１０４と、その出力信号から例えば減算器１１
２によってエコーを除去するためのエコーレプリカ１０
６を発生するエコーキャンセラ１０５と、送信信号１０
１又は受信信号１０２のタイミング制御を行うための複
数のディジタル・フェーズ・ロックド・ループ回路（Ｄ
ＰＬＬ）１０７を備えた伝送装置を前提とする。ここ
で、複数のディジタル・フェーズ・ロックド・ループ回
路１０７は、例えば図１に示されるように、送信部１１
３に供給される送信信号用の送信クロックのタイミング
制御を行うための第１のディジタル・フェーズ・ロック
ド・ループ回路と、受信信号から抽出されＡ／Ｄ変換装
置１０４を動作させるサンプリングクロックのタイミン
グ制御を行うための第２のディジタル・フェーズ・ロッ
クド・ループ回路などである。
ク図である。本発明は、回線１１１に対する送信信号１
０１と受信信号１０２を混合、分離する信号変換装置１
０３と、そこで分離された信号をＡ／Ｄ変換するＡ／Ｄ
変換装置１０４と、その出力信号から例えば減算器１１
２によってエコーを除去するためのエコーレプリカ１０
６を発生するエコーキャンセラ１０５と、送信信号１０
１又は受信信号１０２のタイミング制御を行うための複
数のディジタル・フェーズ・ロックド・ループ回路（Ｄ
ＰＬＬ）１０７を備えた伝送装置を前提とする。ここ
で、複数のディジタル・フェーズ・ロックド・ループ回
路１０７は、例えば図１に示されるように、送信部１１
３に供給される送信信号用の送信クロックのタイミング
制御を行うための第１のディジタル・フェーズ・ロック
ド・ループ回路と、受信信号から抽出されＡ／Ｄ変換装
置１０４を動作させるサンプリングクロックのタイミン
グ制御を行うための第２のディジタル・フェーズ・ロッ
クド・ループ回路などである。
【００２１】そして、複数のディジタル・フェーズ・ロ
ックド・ループ回路１０７のうちの任意の１つがそのタ
イミング制御過程においてジッタを発生させている場合
に、それによるジッタの影響が受信信号上においてなく
なるまで、他のディジタル・フェーズ・ロックド・ルー
プ回路におけるジッタの発生を禁止する制御手段１０８
を有する。また、同手段は、例えば複数のディジタル・
フェーズ・ロックド・ループ回路１０７のそれぞれに対
して、時分割でジッタを発生させるように制御を行うこ
ともできる。
ックド・ループ回路１０７のうちの任意の１つがそのタ
イミング制御過程においてジッタを発生させている場合
に、それによるジッタの影響が受信信号上においてなく
なるまで、他のディジタル・フェーズ・ロックド・ルー
プ回路におけるジッタの発生を禁止する制御手段１０８
を有する。また、同手段は、例えば複数のディジタル・
フェーズ・ロックド・ループ回路１０７のそれぞれに対
して、時分割でジッタを発生させるように制御を行うこ
ともできる。
【００２２】次に、複数のディジタル・フェーズ・ロッ
クド・ループ回路１０７のそれぞれが発生させるジッタ
を補償するための各タップ係数の組を記憶する記憶手段
１０９を有する。
クド・ループ回路１０７のそれぞれが発生させるジッタ
を補償するための各タップ係数の組を記憶する記憶手段
１０９を有する。
【００２３】更に、複数のディジタル・フェーズ・ロッ
クド・ループ回路１０７に対して共用され、制御手段１
０８の制御下で現在発生しているジッタに対応する記憶
手段１０９に記憶されているタップ係数の組に基づい
て、現在発生しているジッタの補償を行うジッタ補償手
段１１０を有する。ここで、このジッタ補償の動作は、
送信シンボルとジッタ補償用タップ係数の組とでたたみ
込み演算を行ってジッタ補償値を求める処理のほかに、
記憶手段１０９に記憶されている当該タップ係数の組を
更新する演算処理なども含む。なお、例えば得られたジ
ッタ補償値は、エコーキャンセラ１０５内のエコーレプ
リカに加算される。
クド・ループ回路１０７に対して共用され、制御手段１
０８の制御下で現在発生しているジッタに対応する記憶
手段１０９に記憶されているタップ係数の組に基づい
て、現在発生しているジッタの補償を行うジッタ補償手
段１１０を有する。ここで、このジッタ補償の動作は、
送信シンボルとジッタ補償用タップ係数の組とでたたみ
込み演算を行ってジッタ補償値を求める処理のほかに、
記憶手段１０９に記憶されている当該タップ係数の組を
更新する演算処理なども含む。なお、例えば得られたジ
ッタ補償値は、エコーキャンセラ１０５内のエコーレプ
リカに加算される。
【００２４】
【作用】本発明では、制御手段１０８が、複数のディジ
タル・フェーズ・ロックド・ループ回路１０７のうち同
時に２つ以上の回路が同じタイミングではジッタを発生
しないように排他制御を行い、それぞれのジッタの影響
が無くなってから次の回路にジッタを発生させる。これ
により、少なくとも１つのジッタ補償手段１１０を、複
数のディジタル・フェーズ・ロックド・ループ回路１０
７のために共用することができる。これにより、ジッタ
補償回路の回路規模を削減することができる。
タル・フェーズ・ロックド・ループ回路１０７のうち同
時に２つ以上の回路が同じタイミングではジッタを発生
しないように排他制御を行い、それぞれのジッタの影響
が無くなってから次の回路にジッタを発生させる。これ
により、少なくとも１つのジッタ補償手段１１０を、複
数のディジタル・フェーズ・ロックド・ループ回路１０
７のために共用することができる。これにより、ジッタ
補償回路の回路規模を削減することができる。
【００２５】この場合、ジッタの影響が残るのは数サイ
クルから、長くても数十サイクルであるから、他の回路
にジッタの発生をその程度待たせても問題はない。ま
た、記憶手段１０９には、複数のディジタル・フェーズ
・ロックド・ループ回路１０７のそれぞれが発生させる
ジッタを補償するための各タップ係数の組が記憶される
が、この部分の回路規模は、ジッタ補償手段１１０の部
分の回路規模を重複した構成とするのに比較して非常に
小さい回路規模で済む。
クルから、長くても数十サイクルであるから、他の回路
にジッタの発生をその程度待たせても問題はない。ま
た、記憶手段１０９には、複数のディジタル・フェーズ
・ロックド・ループ回路１０７のそれぞれが発生させる
ジッタを補償するための各タップ係数の組が記憶される
が、この部分の回路規模は、ジッタ補償手段１１０の部
分の回路規模を重複した構成とするのに比較して非常に
小さい回路規模で済む。
【００２６】
【実施例】以下、図面を参照しながら本発明の実施例に
つき詳細に説明する。図２は、本発明によるディジタル
加入者線伝送装置の実施例の全体構成図である。図２に
おいて、図４の従来例の場合と同じ番号を付した部分は
同じ機能を有する。
つき詳細に説明する。図２は、本発明によるディジタル
加入者線伝送装置の実施例の全体構成図である。図２に
おいて、図４の従来例の場合と同じ番号を付した部分は
同じ機能を有する。
【００２７】図２の実施例が図４の従来例と異なる点
は、従来の２つのジッタ補償回路４１４、４１５を１つ
のジッタ補償回路（ＪＣ）２０１にまとめた点である。
図３に、図２のジッタ補償回路（ＪＣ）２０１の構成を
示す。図８の従来例と比較するとわかるように、タップ
係数たたみ込み用演算回路とタップ係数更新用演算回路
は、３０３と３０４の１つずつ設けるだけでよいため、
この部分で回路規模を半分に削減することができる。
は、従来の２つのジッタ補償回路４１４、４１５を１つ
のジッタ補償回路（ＪＣ）２０１にまとめた点である。
図３に、図２のジッタ補償回路（ＪＣ）２０１の構成を
示す。図８の従来例と比較するとわかるように、タップ
係数たたみ込み用演算回路とタップ係数更新用演算回路
は、３０３と３０４の１つずつ設けるだけでよいため、
この部分で回路規模を半分に削減することができる。
【００２８】図３において、コントロール部３０８（図
２では特には図示していない）は、第１のＤＰＬＬ４０
２がジッタを発生した場合には、セレクタ３０５と３０
６を制御することにより、ＲＡＭ３０１に記憶されてい
るＤＰＬＬ４０２に対応するタップ係数の組に対して、
タップ係数たたみ込み用演算回路３０３とタップ係数更
新用演算回路３０４を動作させる。この場合、コントロ
ール部３０８は、第１のＤＰＬＬ４０２がジッタを発生
させてから一定期間の間は、第２のＤＰＬＬ４１１に対
してジッタの発生を禁止することが特徴である。
２では特には図示していない）は、第１のＤＰＬＬ４０
２がジッタを発生した場合には、セレクタ３０５と３０
６を制御することにより、ＲＡＭ３０１に記憶されてい
るＤＰＬＬ４０２に対応するタップ係数の組に対して、
タップ係数たたみ込み用演算回路３０３とタップ係数更
新用演算回路３０４を動作させる。この場合、コントロ
ール部３０８は、第１のＤＰＬＬ４０２がジッタを発生
させてから一定期間の間は、第２のＤＰＬＬ４１１に対
してジッタの発生を禁止することが特徴である。
【００２９】同様に、コントロール部３０８は、第２の
ＤＰＬＬ４１１がジッタを発生した場合には、セレクタ
３０５と３０６を制御することにより、ＲＡＭ３０２に
記憶されているＤＰＬＬ４１１に対応するタップ係数の
組に対して、タップ係数たたみ込み用演算回路３０３と
タップ係数更新用演算回路３０４を動作させる。この場
合、コントロール部３０８は、第２のＤＰＬＬ４１１が
ジッタを発生させてから一定期間の間は、第１のＤＰＬ
Ｌ４０２に対してジッタの発生を禁止する。
ＤＰＬＬ４１１がジッタを発生した場合には、セレクタ
３０５と３０６を制御することにより、ＲＡＭ３０２に
記憶されているＤＰＬＬ４１１に対応するタップ係数の
組に対して、タップ係数たたみ込み用演算回路３０３と
タップ係数更新用演算回路３０４を動作させる。この場
合、コントロール部３０８は、第２のＤＰＬＬ４１１が
ジッタを発生させてから一定期間の間は、第１のＤＰＬ
Ｌ４０２に対してジッタの発生を禁止する。
【００３０】以上のように、図３のジッタ補償回路２０
１の構成では、コントロール部３０８が、ＤＰＬＬ４０
２とＤＰＬＬ４１１が同じタイミングではジッタを発生
しないように制御する。これにより、１つのジッタ補償
回路２０１を、２つのＤＰＬＬ４０２と４１１のために
共用することができる。
１の構成では、コントロール部３０８が、ＤＰＬＬ４０
２とＤＰＬＬ４１１が同じタイミングではジッタを発生
しないように制御する。これにより、１つのジッタ補償
回路２０１を、２つのＤＰＬＬ４０２と４１１のために
共用することができる。
【００３１】上述した実施例では、コントロール部３０
８は、一方のＤＰＬＬがジッタを発生させたら他方のＤ
ＰＬＬに対して一定期間ジッタの発生を禁止するように
排他制御を行っている。これに対して、２つのＤＰＬＬ
４０２と４１１のそれぞれがジッタを発生できるタイミ
ングを予め交互に割り当ててしまうこともできる。この
場合には、コントロール部３０８は図３のセレクタ３０
５と３０６を一定間隔で切り替えればよいため、コント
ロール部３０８の回路構成を単純化することができる。
８は、一方のＤＰＬＬがジッタを発生させたら他方のＤ
ＰＬＬに対して一定期間ジッタの発生を禁止するように
排他制御を行っている。これに対して、２つのＤＰＬＬ
４０２と４１１のそれぞれがジッタを発生できるタイミ
ングを予め交互に割り当ててしまうこともできる。この
場合には、コントロール部３０８は図３のセレクタ３０
５と３０６を一定間隔で切り替えればよいため、コント
ロール部３０８の回路構成を単純化することができる。
【００３２】また、ジッタ補償用タップ係数を記憶する
ＲＡＭは、必ずしも図３の３０１と３０２のように分割
する必要はなく、各タップ係数の組を１つのＲＡＭの異
なるアドレス領域に記憶させ、コントロール部３０８が
各領域を選択するように制御してもよい。この場合に
は、セレクタ３０５、３０６は必要なくなり、ジッタ補
償回路２０１の回路規模を更に削減することができる。
ＲＡＭは、必ずしも図３の３０１と３０２のように分割
する必要はなく、各タップ係数の組を１つのＲＡＭの異
なるアドレス領域に記憶させ、コントロール部３０８が
各領域を選択するように制御してもよい。この場合に
は、セレクタ３０５、３０６は必要なくなり、ジッタ補
償回路２０１の回路規模を更に削減することができる。
【００３３】
【発明の効果】本発明によれば、ジッタ補償手段を、複
数のディジタル・フェーズ・ロックド・ループ回路のた
めに共用することができるため、ジッタ補償回路の回路
規模を削減でき、ひいては伝送装置全体の回路規模の縮
小化が可能となる。
数のディジタル・フェーズ・ロックド・ループ回路のた
めに共用することができるため、ジッタ補償回路の回路
規模を削減でき、ひいては伝送装置全体の回路規模の縮
小化が可能となる。
【図１】本発明のブロック図である。
【図２】本発明によるディジタル加入者線伝送装置の実
施例の全体構成図である。
施例の全体構成図である。
【図３】本発明によるジッタ補償回路の実施例の構成図
である。
である。
【図４】従来のディジタル加入者線伝送装置の全体構成
図である。
図である。
【図５】エコーのインパルス応答とエコーキャンセラの
タップ係数との関係を示した図である。
タップ係数との関係を示した図である。
【図６】サンプリング位相の変化に基づくタップ係数の
変化を説明するための図である。
変化を説明するための図である。
【図７】送信パルス幅の変化に基づくエコーキャンセラ
のタップ係数の変化を説明するための図である。
のタップ係数の変化を説明するための図である。
【図８】従来のジッタ補償回路の構成図である。
１０１ 送信信号 １０２ 受信信号 １０３ 信号変換装置 １０４ Ａ／Ｄ変換装置 １０５ エコーキャンセラ １０６ エコーレプリカ １０７ ディジタル・フェーズ・ロックド・ループ
回路（ＤＰＬＬ） １０８ 制御手段 １０９ 記憶手段 １１０ ジッタ補償手段 １１１ 回線 １１２ 減算器 １１３ 送信部
回路（ＤＰＬＬ） １０８ 制御手段 １０９ 記憶手段 １１０ ジッタ補償手段 １１１ 回線 １１２ 減算器 １１３ 送信部
Claims (3)
- 【請求項１】 送信信号（１０１）と受信信号（１０
２）を混合、分離する信号変換装置（１０３）と、該信
号変換装置で分離された信号をＡ／Ｄ変換するＡ／Ｄ変
換装置（１０４）と、その出力信号からエコーを除去す
るためのエコーレプリカ（１０６）を発生するエコーキ
ャンセラ（１０５）と、前記送信信号（１０１）又は受
信信号（１０２）のタイミング制御を行うための複数の
ディジタル・フェーズ・ロックド・ループ回路（１０
７）を備えた伝送装置において、 前記複数のディジタル・フェーズ・ロックド・ループ回
路（１０７）のうちの任意の１つがそのタイミング制御
過程においてジッタを発生させている場合に、該ディジ
タル・フェーズ・ロックド・ループ回路によるジッタの
影響が受信信号上においてなくなるまで、他のディジタ
ル・フェーズ・ロックド・ループ回路におけるジッタの
発生を禁止する制御手段（１０８）と、 前記複数のディジタル・フェーズ・ロックド・ループ回
路（１０７）のそれぞれが発生させるジッタを補償する
ための各タップ係数の組を記憶する記憶手段（１０９）
と、 前記複数のディジタル・フェーズ・ロックド・ループ回
路（１０７）に対して共用され、前記制御手段（１０
８）の制御下で現在発生しているジッタに対応する前記
記憶手段（１０９）に記憶されているタップ係数の組に
基づいて、現在発生しているジッタの補償を行うジッタ
補償手段（１１０）と、 を有することを特徴とするジッタ補償装置。 - 【請求項２】 送信信号と受信信号を混合、分離する信
号変換装置と、該信号変換装置で分離された信号をＡ／
Ｄ変換するＡ／Ｄ変換装置と、その出力信号からエコー
を除去するためのエコーレプリカを発生するエコーキャ
ンセラと、前記送信信号用の送信クロックのタイミング
制御を行うための第１のディジタル・フェーズ・ロック
ド・ループ回路と、前記受信信号から抽出され前記Ａ／
Ｄ変換装置を動作させるサンプリングクロックのタイミ
ング制御を行うための第２のディジタル・フェーズ・ロ
ックド・ループ回路を備えた伝送装置において、 前記ディジタル・フェーズ・ロックド・ループ回路のう
ちの一方がそのタイミング制御過程においてジッタを発
生させている場合に、該ディジタル・フェーズ・ロック
ド・ループ回路によるジッタの影響が受信信号上におい
てなくなるまで、他方のディジタル・フェーズ・ロック
ド・ループ回路におけるジッタの発生を禁止する制御手
段と、 前記２つのディジタル・フェーズ・ロックド・ループ回
路のそれぞれが発生させるジッタを補償するための２組
のタップ係数の組を記憶する記憶手段と、 前記２つのディジタル・フェーズ・ロックド・ループ回
路に対して共用され、前記制御手段の制御下で現在発生
しているジッタに対応する前記記憶手段に記憶されてい
るタップ係数の組に基づいて、現在発生しているジッタ
の補償を行う１組のジッタ補償手段と、 を有することを特徴とするジッタ補償装置。 - 【請求項３】 前記制御手段は、前記複数のディジタル
・フェーズ・ロックド・ループ回路のそれぞれに対し
て、時分割でジッタを発生させる、ことを特徴とする請
求項１又は２の何れか１項に記載のジッタ補償装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21957891A JP3178864B2 (ja) | 1991-08-30 | 1991-08-30 | ジッタ補償装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21957891A JP3178864B2 (ja) | 1991-08-30 | 1991-08-30 | ジッタ補償装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0563610A true JPH0563610A (ja) | 1993-03-12 |
| JP3178864B2 JP3178864B2 (ja) | 2001-06-25 |
Family
ID=16737726
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21957891A Expired - Fee Related JP3178864B2 (ja) | 1991-08-30 | 1991-08-30 | ジッタ補償装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3178864B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011188092A (ja) * | 2010-03-05 | 2011-09-22 | Nec Corp | クロック乗せ換え回路、及びクロック乗せ換え方法 |
-
1991
- 1991-08-30 JP JP21957891A patent/JP3178864B2/ja not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011188092A (ja) * | 2010-03-05 | 2011-09-22 | Nec Corp | クロック乗せ換え回路、及びクロック乗せ換え方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3178864B2 (ja) | 2001-06-25 |
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