JPH0563817B2 - - Google Patents
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- JPH0563817B2 JPH0563817B2 JP56187352A JP18735281A JPH0563817B2 JP H0563817 B2 JPH0563817 B2 JP H0563817B2 JP 56187352 A JP56187352 A JP 56187352A JP 18735281 A JP18735281 A JP 18735281A JP H0563817 B2 JPH0563817 B2 JP H0563817B2
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- JP
- Japan
- Prior art keywords
- external storage
- control
- dkc
- channel
- dku
- Prior art date
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-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/40—Bus structure
- G06F13/4004—Coupling between buses
- G06F13/4022—Coupling between buses using switching circuits, e.g. switching matrix, connection or expansion network
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- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Mathematical Physics (AREA)
- Computer Hardware Design (AREA)
- General Physics & Mathematics (AREA)
Description
【発明の詳細な説明】
本発明は磁気デイスク記憶装置等、電子計算機
における外部記憶装置の制御方式に関するもので
ある。以下、磁気デイスク制御装置を例に説明す
る。
における外部記憶装置の制御方式に関するもので
ある。以下、磁気デイスク制御装置を例に説明す
る。
磁気デイスク制御装置（DKC）と磁気デイス
ク記憶装置（DKU）の接続構成法に、複数台の
DKCに複数台のDKUが接続されるデバイスクロ
スコール構成法がある。第１図は２台のDKCに
ｎ台のDKUが接続される場合を示し、１は中央
処理装置に結合されているチヤネル（CH）、２
はDKC、３は接続信号線、４はDKUである。と
ころで、従来技術においては、DKUの位置決め
動作（SEEK動作）からデイスクの回転待ちを経
て、目的の読み書き（READ／WRITE）動作に
至るまでの一連の制御動作の間、CHで指示され
たDKCとDKUの組合めは固定されるため、せつ
かく複数台のDKCがあつても、それらの能力を
十分発揮させることができないという欠点があつ
た。これについて第１図の場合を例に説明する。
ク記憶装置（DKU）の接続構成法に、複数台の
DKCに複数台のDKUが接続されるデバイスクロ
スコール構成法がある。第１図は２台のDKCに
ｎ台のDKUが接続される場合を示し、１は中央
処理装置に結合されているチヤネル（CH）、２
はDKC、３は接続信号線、４はDKUである。と
ころで、従来技術においては、DKUの位置決め
動作（SEEK動作）からデイスクの回転待ちを経
て、目的の読み書き（READ／WRITE）動作に
至るまでの一連の制御動作の間、CHで指示され
たDKCとDKUの組合めは固定されるため、せつ
かく複数台のDKCがあつても、それらの能力を
十分発揮させることができないという欠点があつ
た。これについて第１図の場合を例に説明する。
今、DKC−ＡがDKU−１に対してSEEK及び
SET SECTORコマンドを発行し、該DKUの回
転待ち状態になつたとする。この状態で、DKC
−Ａはその前に回転待ち指令を与えたDKU−２
の回転待ち完了（RECORD READY）を検出す
ると、引き続いてDKU−２との間でデータ転送
（読み書き動作）に入る。従つて、その後DKU−
１が回転待ち完了になつたとしても、DKC−Ａ
はDKU−２との間でBUSY状態であるため、
DKU−１との間でデータ転送に入ることができ
ない。つまり、DKU−１はDKC−Ａよりコマン
ドを受けており、DKC−Ａがフリー（NOT
BUSY）の時にRECORD READYにならない限
りデータ転送に入ることができない。一方、
DKC−Ｂは自分がSET SECTORコマンドを発
行したDKUしか処理できない。このように、せ
つかく２台のDKCがあつても、十分に各DKCの
能力が発揮できず、DKUのRECORD READY
信号の空振りを発生させてしまう。
SET SECTORコマンドを発行し、該DKUの回
転待ち状態になつたとする。この状態で、DKC
−Ａはその前に回転待ち指令を与えたDKU−２
の回転待ち完了（RECORD READY）を検出す
ると、引き続いてDKU−２との間でデータ転送
（読み書き動作）に入る。従つて、その後DKU−
１が回転待ち完了になつたとしても、DKC−Ａ
はDKU−２との間でBUSY状態であるため、
DKU−１との間でデータ転送に入ることができ
ない。つまり、DKU−１はDKC−Ａよりコマン
ドを受けており、DKC−Ａがフリー（NOT
BUSY）の時にRECORD READYにならない限
りデータ転送に入ることができない。一方、
DKC−Ｂは自分がSET SECTORコマンドを発
行したDKUしか処理できない。このように、せ
つかく２台のDKCがあつても、十分に各DKCの
能力が発揮できず、DKUのRECORD READY
信号の空振りを発生させてしまう。
本発明の目的は上述した従来技術の問題点を除
去し、より高性能を達成する外部記憶制御方式を
提供することにある。
去し、より高性能を達成する外部記憶制御方式を
提供することにある。
上述の目的を達成するため、本発明では外部記
憶制御装置と外部記憶装置とのくゝりつけを排除
し、一連の動作制御中、外部記憶装置を任意の外
部記憶制御装置と切換えて接続してデータ転送を
可能とすることにより、外部記憶制御装置／チヤ
ネルの能力を最大限に発揮させるものである。
憶制御装置と外部記憶装置とのくゝりつけを排除
し、一連の動作制御中、外部記憶装置を任意の外
部記憶制御装置と切換えて接続してデータ転送を
可能とすることにより、外部記憶制御装置／チヤ
ネルの能力を最大限に発揮させるものである。
以下、本発明の一実施例を第２図乃至第８図に
より説明する。
より説明する。
第２図は本発明によるDKCとDKUの接続構成
例を示したものである。第２図において、２は
DKC（本実施例では３台）、４はDKU（ｎ台）で
あり、これらの中間に、DKCとDKUの間で任意
の接続構成がとれるように接続切換器５を設置す
る。なお、DKC／DKUの任意の接続ができれ
ば、第１図のような形態のものでもよい。各
DKUは制御メモリ６を持ち、DKC／DKUの結
合が切れて他の任意のDKCより制御を再開する
のに必要な制御情報を格納しておく。第３図は制
御メモリ６の一例で、チヤネル番号（CH NO）、
DKC番号（DKC NO）、SET FN（FNをセツト
するコマンド）の有無、SEEK ADDRESS、
SET SECTOR NO等が格納されている。なお、
FM（FILE MASK）はフアイル保護のためにシ
ーク動作とライト動作の許容範囲を決める情報で
ある。
例を示したものである。第２図において、２は
DKC（本実施例では３台）、４はDKU（ｎ台）で
あり、これらの中間に、DKCとDKUの間で任意
の接続構成がとれるように接続切換器５を設置す
る。なお、DKC／DKUの任意の接続ができれ
ば、第１図のような形態のものでもよい。各
DKUは制御メモリ６を持ち、DKC／DKUの結
合が切れて他の任意のDKCより制御を再開する
のに必要な制御情報を格納しておく。第３図は制
御メモリ６の一例で、チヤネル番号（CH NO）、
DKC番号（DKC NO）、SET FN（FNをセツト
するコマンド）の有無、SEEK ADDRESS、
SET SECTOR NO等が格納されている。なお、
FM（FILE MASK）はフアイル保護のためにシ
ーク動作とライト動作の許容範囲を決める情報で
ある。
第４図はDKCの構成例で、CHとインタフエー
ス制御を行なうCHインタフエース制御部１０
０、DKCとのインタフエース制御を行うデバイ
スインタフエース制御部１０１、送受信データを
一時格納するバツフアメモリ１０２、制御に必要
なマイクロプログラムが格納されている制御メモ
リ１０３、マイクロプログラムによりCHインタ
フエース制御部１００、デバイスインタフエース
制御１０１、バツフアメモリ１０２を制御すマイ
クロプロセツサ１０４等で構成される。なお、細
線は制御パス、太線はデータパスを示す。
ス制御を行なうCHインタフエース制御部１０
０、DKCとのインタフエース制御を行うデバイ
スインタフエース制御部１０１、送受信データを
一時格納するバツフアメモリ１０２、制御に必要
なマイクロプログラムが格納されている制御メモ
リ１０３、マイクロプログラムによりCHインタ
フエース制御部１００、デバイスインタフエース
制御１０１、バツフアメモリ１０２を制御すマイ
クロプロセツサ１０４等で構成される。なお、細
線は制御パス、太線はデータパスを示す。
第５図乃至第８図はDKC内の制御メモリ１０
３に格納されているマイクロプログラムの処理フ
ローを示すものであり、以下、これらによつて動
作を説明する。
３に格納されているマイクロプログラムの処理フ
ローを示すものであり、以下、これらによつて動
作を説明する。
第５図はDKCにチヤネルより起動があつて、
指定されたDKUを結合した後、当該DKUを切離
すまでの制御の流れ図である。DKC２はCHイン
タフエース制御部１００を通してチヤネルより入
出力命令を受け取ると、マイクロプロセツサ１０
４の制御下で、指定されたDKU４をデバイスイ
ンタフエース制御部１０１を通して結合し、当該
CH／DKU間でのコマンド、応答の制御を行う
（ステツプ10，11）。このDKC／DKUが結合状態
の場合の動作は従来と同じである。一連の動作制
御中、当該DKU４を切離してもよいかどうかテ
ストし（ステツプ12）、切離し可能であると（例
えば、DKU４に対してSEEK及びSET
SECTORコマンドを発行し、DKUが回転待ち状
態になつた場合、DKC２はデバイスインタフエ
ース制御部１０１を通し、それまで当該DKCの
制御メモリ１０３内に格納されている制御情報
（第３図の内容）を当該DKU４の制御メモリ６に
転送した後、当該DKU４を論理的に切離す（ス
テツプ13，14）。これにより当該DKC２はフリー
の状態になり、CHからの次の起動待ち、あるい
は任意のDKUからの接続要求待ちとなる。
指定されたDKUを結合した後、当該DKUを切離
すまでの制御の流れ図である。DKC２はCHイン
タフエース制御部１００を通してチヤネルより入
出力命令を受け取ると、マイクロプロセツサ１０
４の制御下で、指定されたDKU４をデバイスイ
ンタフエース制御部１０１を通して結合し、当該
CH／DKU間でのコマンド、応答の制御を行う
（ステツプ10，11）。このDKC／DKUが結合状態
の場合の動作は従来と同じである。一連の動作制
御中、当該DKU４を切離してもよいかどうかテ
ストし（ステツプ12）、切離し可能であると（例
えば、DKU４に対してSEEK及びSET
SECTORコマンドを発行し、DKUが回転待ち状
態になつた場合、DKC２はデバイスインタフエ
ース制御部１０１を通し、それまで当該DKCの
制御メモリ１０３内に格納されている制御情報
（第３図の内容）を当該DKU４の制御メモリ６に
転送した後、当該DKU４を論理的に切離す（ス
テツプ13，14）。これにより当該DKC２はフリー
の状態になり、CHからの次の起動待ち、あるい
は任意のDKUからの接続要求待ちとなる。
第６図はDKUが例えばSEEKの完了、回転待
ちの完了等で、DKCとの結合の必要性が発生し
た後の制御の流れ図である。DKUよりDKCへの
結合要求が発生すると、当該結合要求は当該
DKUへ接続パスを持つ全てのDKCに出される
が、そのうちフリー状態のDKCが当該DKUの選
択動作に入る（ステツプ20）。複数のDKCが選択
動作を行つた場合、最初に選択動作を開始した
DKCが当該DKUとの結合を完成し、結合に失敗
したDKCはフリー状態に戻る（ステツプ21）。
DKC／DKUの結合が成立したか否かは、例えば
接続トライ動作に対する当該DKUからの応答で
判定する。DKUとの結合が成立すると、DKC２
はマイクロプロセツサ１０４の制御下で、当該
DKU４の制御メモリ６に格納されている制御情
報をデバイスインタフエース制御部１０１を通し
て制御メモリ１０３へ取り込み（ステツプ22）、
DKU切離し前の状態に復帰した後、チヤネルへ
の結合要求を発行することになる。一方、チヤネ
ルとしては、在来の切離し機能がないチヤネル
（在来チヤネルという）、本DKCと同様に切離し
機能を備えたチヤネル（新チヤネルという）のい
ずれか一方あるいは両方の使用が可能である。該
チヤネル側の能力により、在来チヤネルの場合
は、当該DKCへ起動要求を発行したチヤネルに
限つて、CHインタフエース制御部１００を通し
て結合要求を発行し（ステツプ23）、結合が成立
したら制御の再開を行う（ステツプ24）。また、
新チヤネルの場合は、全チヤネルへCHインタフ
エース制御部１００を通して結合要求を発行し
（ステツプ25）、結合が成立したチヤネルに対し
て、前回結合していたチヤネルのサブチヤネル情
報、即ち、前回結合時のチヤネルNO、デバイス
NOを転送し（ステツプ26，27）、動作の継続が
できるようにする。このチヤネルでの動作の乗り
換えができるためには、一群のチヤネル間でサブ
チヤネルレジスタのシエアが必要となるが、これ
はLSI技術の進歩によつて十分実現可能である。
制御再開後のDKC２の処理は第５図と同じであ
る。
ちの完了等で、DKCとの結合の必要性が発生し
た後の制御の流れ図である。DKUよりDKCへの
結合要求が発生すると、当該結合要求は当該
DKUへ接続パスを持つ全てのDKCに出される
が、そのうちフリー状態のDKCが当該DKUの選
択動作に入る（ステツプ20）。複数のDKCが選択
動作を行つた場合、最初に選択動作を開始した
DKCが当該DKUとの結合を完成し、結合に失敗
したDKCはフリー状態に戻る（ステツプ21）。
DKC／DKUの結合が成立したか否かは、例えば
接続トライ動作に対する当該DKUからの応答で
判定する。DKUとの結合が成立すると、DKC２
はマイクロプロセツサ１０４の制御下で、当該
DKU４の制御メモリ６に格納されている制御情
報をデバイスインタフエース制御部１０１を通し
て制御メモリ１０３へ取り込み（ステツプ22）、
DKU切離し前の状態に復帰した後、チヤネルへ
の結合要求を発行することになる。一方、チヤネ
ルとしては、在来の切離し機能がないチヤネル
（在来チヤネルという）、本DKCと同様に切離し
機能を備えたチヤネル（新チヤネルという）のい
ずれか一方あるいは両方の使用が可能である。該
チヤネル側の能力により、在来チヤネルの場合
は、当該DKCへ起動要求を発行したチヤネルに
限つて、CHインタフエース制御部１００を通し
て結合要求を発行し（ステツプ23）、結合が成立
したら制御の再開を行う（ステツプ24）。また、
新チヤネルの場合は、全チヤネルへCHインタフ
エース制御部１００を通して結合要求を発行し
（ステツプ25）、結合が成立したチヤネルに対し
て、前回結合していたチヤネルのサブチヤネル情
報、即ち、前回結合時のチヤネルNO、デバイス
NOを転送し（ステツプ26，27）、動作の継続が
できるようにする。このチヤネルでの動作の乗り
換えができるためには、一群のチヤネル間でサブ
チヤネルレジスタのシエアが必要となるが、これ
はLSI技術の進歩によつて十分実現可能である。
制御再開後のDKC２の処理は第５図と同じであ
る。
第７図及び第８図はチヤネルの乗り換えを行う
ための更に別の実施例を示すものである。本実施
例では、CH／DKU切離しの際に、DKUは当該
チヤネルにサブチヤネルレジスタの内容の転送を
要求し（ステツプ32）、DKCが制御再開に必要と
するDKC制御メモリの内容のみならず、チヤネ
ルが制御再開に必要とする該サブチヤネルレジス
タの内容を当該DKUに待機しておき（ステツプ
33）、チヤネルとの再結合時、前回結合していた
チヤネルNO、デバイスNOに加えて、サブチヤ
ネルレジスタの内容も、結合が成立したチヤネル
へ転送することにより（ステツプ42）、再結合チ
ヤネルにより動作の再開を行う。本実施例では、
結合チヤネルでの動作再開に必要な情報をすべて
デバイス経由で取り出して来るため、チヤネル間
でのサブチヤネルのシエアが不要になる。
ための更に別の実施例を示すものである。本実施
例では、CH／DKU切離しの際に、DKUは当該
チヤネルにサブチヤネルレジスタの内容の転送を
要求し（ステツプ32）、DKCが制御再開に必要と
するDKC制御メモリの内容のみならず、チヤネ
ルが制御再開に必要とする該サブチヤネルレジス
タの内容を当該DKUに待機しておき（ステツプ
33）、チヤネルとの再結合時、前回結合していた
チヤネルNO、デバイスNOに加えて、サブチヤ
ネルレジスタの内容も、結合が成立したチヤネル
へ転送することにより（ステツプ42）、再結合チ
ヤネルにより動作の再開を行う。本実施例では、
結合チヤネルでの動作再開に必要な情報をすべて
デバイス経由で取り出して来るため、チヤネル間
でのサブチヤネルのシエアが不要になる。
次に、本発明を適用した場合、従来技術に比べ
てRECORD READY時のチヤネルとの再結合失
敗割がどの程度減少するか、具体的で説明する。
今、チヤネルとDKCはくくりつけ（１対１対
応）、各ルートともDKUは均等のアクセス頻度と
して、チヤネル数（＝DKC数）Nc＝４、DKU数
Nd16、チヤネル（＝DKC）使用率ρCH＝0.3とす
ると、RECORD READY時の再結合失敗確率ρb
は、従来技術では、 ρb＝Nd−１／Nd−ρCH0.3 となるが、本発明を適用した場合は、 ρb＝（Nd−１／Nd−ρCHρCH）Nc （0.3）40.01 となる。即ち、チヤネル再結合失敗確率は1/30に
減少し、ほとんど無視できる値となり、大巾な改
善が可能となる。
てRECORD READY時のチヤネルとの再結合失
敗割がどの程度減少するか、具体的で説明する。
今、チヤネルとDKCはくくりつけ（１対１対
応）、各ルートともDKUは均等のアクセス頻度と
して、チヤネル数（＝DKC数）Nc＝４、DKU数
Nd16、チヤネル（＝DKC）使用率ρCH＝0.3とす
ると、RECORD READY時の再結合失敗確率ρb
は、従来技術では、 ρb＝Nd−１／Nd−ρCH0.3 となるが、本発明を適用した場合は、 ρb＝（Nd−１／Nd−ρCHρCH）Nc （0.3）40.01 となる。即ち、チヤネル再結合失敗確率は1/30に
減少し、ほとんど無視できる値となり、大巾な改
善が可能となる。
又、本発明の効果は、DKCとチヤネルが１対
１にくくりつけでない場合は更に大巾なものとな
る。即ち、一般にDKCがフリーになつてもチヤ
ネルがフリーとは限らず、従来のDKCとチヤネ
ルがくくりつけの場合は、１対１対応のチヤネル
とDKCの双方がフリーでないと結合成立しなか
つたものが、実施例ではDKC、チヤネルで各々
フリーなものが１台づつでもあれば結合は成立す
ることになる。
１にくくりつけでない場合は更に大巾なものとな
る。即ち、一般にDKCがフリーになつてもチヤ
ネルがフリーとは限らず、従来のDKCとチヤネ
ルがくくりつけの場合は、１対１対応のチヤネル
とDKCの双方がフリーでないと結合成立しなか
つたものが、実施例ではDKC、チヤネルで各々
フリーなものが１台づつでもあれば結合は成立す
ることになる。
更に、本発明では、DKC、チヤネルが動作途
中で障害によつて機能停止しても、残りの
DKC／チヤネルで引き続いて動作が可能であり、
障害対策の面でも大巾な機能向上、信頼度向上が
期待できる。
中で障害によつて機能停止しても、残りの
DKC／チヤネルで引き続いて動作が可能であり、
障害対策の面でも大巾な機能向上、信頼度向上が
期待できる。
以上、DKCを例に本発明を説明してきたが、
勿論、本発明はこれに限定されないことは云うま
でもない。
勿論、本発明はこれに限定されないことは云うま
でもない。
第１図は従来のDKCとDKUの接続構成例を示
す図、第２図は本発明による接続構成例を示す
図、第３図はDKUに設けた制御メモリの構成例
を示す図、、第４図はDKCのハードウエア構成例
を示す図、第５図乃至第８図は本発明の制御動作
を説明するための流れ図である。 １……チヤネル、２……磁気デイスク制御装置
（DKC）、３……接続信号線、４……磁気デイス
ク記憶装置（DKU）、５……接続切換器、６……
DKU制御メモリ。
す図、第２図は本発明による接続構成例を示す
図、第３図はDKUに設けた制御メモリの構成例
を示す図、、第４図はDKCのハードウエア構成例
を示す図、第５図乃至第８図は本発明の制御動作
を説明するための流れ図である。 １……チヤネル、２……磁気デイスク制御装置
（DKC）、３……接続信号線、４……磁気デイス
ク記憶装置（DKU）、５……接続切換器、６……
DKU制御メモリ。
Claims (1)
- 【特許請求の範囲】 １ 複数の外部記憶制御装置と、該複数の外部記
憶制御装置により相互に制御される複数の外部記
憶装置とを具備し、外部記憶制御装置がチヤネル
を通して中央処理装置に接続されている電子計算
機システムにおいて、 前記外部記憶装置対応に制御メモリを設けると
共に、 前記各外部記憶制御装置は、チヤネルより指定
された外部記憶装置に対する一連の動作制御中の
切れ目で、以後制御を再開するのに必要な制御情
報を当該外部記憶装置対応の前記制御メモリに転
送して当該外部記憶装置を切離す機能と、任意の
外部記憶装置から結合要求が発生したとき動作中
にないと、該結合要求のあつた外部記憶装置を選
択して、当該外部記憶装置対応の制御メモリから
制御情報を取り込んで制御を再開する機能とを有
することを特徴とする外部記憶制御方式。 ２ 制御再開時、外部記憶制御装置は複数のチヤ
ネルに結合要求を発し、その時、動作中にない任
意のチヤネルを選択して制御を再開することを特
徴とする特許請求の範囲第１項記載の外部記憶制
御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18735281A JPS5890256A (ja) | 1981-11-21 | 1981-11-21 | 外部記憶制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18735281A JPS5890256A (ja) | 1981-11-21 | 1981-11-21 | 外部記憶制御方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5890256A JPS5890256A (ja) | 1983-05-28 |
| JPH0563817B2 true JPH0563817B2 (ja) | 1993-09-13 |
Family
ID=16204484
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18735281A Granted JPS5890256A (ja) | 1981-11-21 | 1981-11-21 | 外部記憶制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5890256A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59194511U (ja) * | 1983-06-13 | 1984-12-24 | 本田技研工業株式会社 | 内燃機関用休止機能付動弁装置 |
| JPS6037030A (ja) * | 1983-08-09 | 1985-02-26 | Fujitsu Ltd | フアイル接続方式 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS585825A (ja) * | 1981-07-03 | 1983-01-13 | Fujitsu Ltd | デバイスクロスコ−ルにおけるリザ−ブ／レリ−ズ方式 |
-
1981
- 1981-11-21 JP JP18735281A patent/JPS5890256A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5890256A (ja) | 1983-05-28 |
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