JPH0564000B2 - - Google Patents

Description

【発明の詳細な説明】 技術分野 本発明は多速度データ端末用の通信路の設定を
制御するために時分割交換方式で使用するための
制御ワード源装置、特に、これらのシステムで使
用する必要がある制御ワード記憶装置の大きさを
削減するメモリーおよび制御装置に関する。

発明の背景 時分割交換方式で益々増大する顧客に対してデ
イジタルデータ通信サービスを提供する問題に対
するひとつの解決策は、これらの多くの端末で要
求されるのは低速データであることを利用するも
のである。例えば、125マイクロ秒のフレーム当
り128チヤネルを有するシステムでは、20フレー
ム当り１データワードのデータ速度を持つ加入者
20人で、システムの１チヤネルを共用することが
できる。

一般に時分割交換方式は固定した時間幅の繰り
かえしタイムスロツトで動作する。各タイムスロ
ツトの間に発信局からのデータワードはそのタイ
ムスロツトに関連した制御ワードによつて規定さ
れる宛先局に対して交換される。交換システムを
制御する制御ワードは典型的には交換システム中
でタイムスロツト当り１制御ワードの周波数で予
め定められた順序でアクセスされる少くともひと
つのリストとして記憶されている。128チヤネル
のシステムでは、サブレートの交換を行なわない
ならば、制御ワードの系列は128ワードの系列と
なる。しかし、各々が異る関連する制御ワードを
持つ20個のサブレート端末のグループがシステム
のひとつのチヤネルを共用するのであるとすれ
ば、制御のためには2560ワードの制御ワードが必
要になる。このような長い制御ワードシーケンス
を実現した周知のサブレートシステムではマニフ
オールド方式によつてその制御ワードの記憶容量
を増大している。

ｍはｎ以下であり、ｎはｍの整数倍ではないと
したときに、第１の複数個の端末がｎチヤネルご
とに１データワードのデータ周波数を持ち、第２
の複数個の端末がｍチヤネルごとに１データワー
ドのデータ周波数を持つとしたときに、サブレー
ト交換方式はさらに複数なものとなる。1980年６
月３日のJ.W.ラーツの米国特許第4206322号はこ
のような複雑さに関連した時分割交換方式が示さ
れている。ラーツのシステムではｎ個の記憶位置
を持つ第１の記憶装置とｍ個の記憶位置を持つ第
２の記憶装置を含んでいる。しかしながら、ラー
ツのシステムのチヤネルの多くのものがサブレー
トのデータでは使用されないような典型的な場合
には、例えばサブレートチヤネルでないチヤネル
に関連した各制御ワードが多数の位置に記憶され
るから、必要な制御ワード記憶容量は不必要に大
きくなる。さらに、ある種のＰの値に対してＰチ
ヤネルごとに１データワードの周波数のデータを
持つ第３の複数個の位置を取扱かうようシステム
を拡張するとＰ個の記憶位置を有する第３の記憶
装置が必要になる。

1978年10月24日のC.C.ヤコブセンの米国特許第
4122309号では第１および第２のリードオンリー
メモリーだけを使用する信号系列の発生方法と装
置が示されている。第１のメモリーは系列の一義
的な部分の発生に用いられ、第２のメモリーは系
列内で数回繰返される単一の系列の発生に用いら
れる。しかしながら典型的なサブレート交換のた
めの制御ワードの系列は単一のくりかえしサブシ
ーケンスを持つような型のものではない。

このように、この技術分野で残された問題は多
速度データの加入者端末を扱うためには時分割交
換方式では望ましくないほど大規模な複雑・高価
な制御ワード記憶装置が必要になるということで
ある。

発明の要約 本発明の原理に従えば時分割交換方式を通し
て、非サブレートおよびサブレートデータ通信路
を設定するのを制御するための長い制御ワード系
列の発生のための制御ワード記憶装置の大きさを
減少する制御ワード発生方法と複数メモリー制御
装置の両方において、前述の問題が有利に解決さ
れ、技術進歩が達成される。有利なことに、各々
の顧客に関連した制御ワードは、従来の典型的に
このようなワードを多くの場所に繰返して記憶す
ることを必要とした設計とは異り、唯一記憶位置
にだけ記憶される。単一の時分割フレームで第１
のメモリーを識別し、サブレート端末のための通
信路を規定するために第１のメモリーから読み出
された情報の制御下に動作する第２のメモリーと
制御装置を使用することによつて、必要な制御ワ
ード記憶装置を減少することができる。第１のメ
モリーはフレームの各サブレートチヤネルのため
の第２のメモリーの位置を規定する記憶参照ワー
ドと非サブレートチヤネルの通信路を規定する経
路定義ワードを記憶する。第２のメモリーはサブ
レートチヤネルのすべての経路定義ワードを記憶
し、第１のメモリーは適切な制御ワード系列を発
生するために第２のメモリーの位置を参照するの
に使用されるから、広汎なデータ速度を持つ端末
を、必要なメモリーと制御装置を不当に重複する
ことなく収容することができる。

本発明に従う制御ワード発生方法は時分割交換
方式における通信路の設定を制御するために使用
することができる。この方法では第１の複数の経
路定義ワードと複数個の記憶参照ワードを第１の
メモリーから順次に読み、このようにして読み出
された経路定義ワードの各々から制御ワードを誘
導する。読み出された記憶参照ワードの各々につ
いて、第２のメモリーから第２の複数個の経路定
義ワードのひとつが読み出される。次に第２のメ
モリーから読み出された経路定義ワードから制御
ワードが誘導される。

本発明に従う制御ワード源は時分割交換方式を
通る非サブレートおよびサブレート方式のデータ
通信路を定義する制御ワードを供給する。制御ワ
ード源はサブレートのメモリーと非サブレートお
よび参照メモリーの両方を含んでいる。サブレー
トメモリーはサブレートのデータ路定義ワードを
記憶し、非サブレートおよび参照メモリーは非サ
ブレートのデータ路定義ワードと記憶参照ワード
の両方を含んでいる。制御ワード源はさらにサブ
レートのデータ路定義ワードの読み出しを実行す
るために非サブレートおよび参照メモリーから読
み出された記憶参照ワードに応動してサブレート
メモリーの位置を定義する回路を含んでいる。論
理回路はサブレート・参照メモリーから読み出さ
れた非サブレートデータ路定義ワードに読動し
て、交換システムを通る非サブレートデータ通信
路を定義する制御ワードを供給する。論理回路は
またサブレートメモリーからのサブレートデータ
路定義ワードに応動してサブレートデータ通信路
を定義する制御ワードを供給する。

本発明に従う制御ワード源の図示の実施例は、
タイミングパルスを発生するクロツクと、これら
のタイミングパルスと非サブレート参照メモリー
から読み出された記憶参照ワードに応動してサブ
レートメモリーの位置を定義する位置信号を発生
する位置発生器とを含んでいる。特定の実施例に
おいては、位置発生器は周波数分割器と、モジユ
ロ20カウンタと、モジユロ10カウンタと、モジユ
ロ５カウンタと、セレクタ回路と、加算／減算器
とを含んでいる。周波数分割器はクロツクタイミ
ングパルスを受信して固定した数のタイミングパ
ルスごとに１フレームパルスの割合でフレームパ
ルスを発生する。前述したカウンタの各々はこれ
らのフレームパルスを計数して、フレーム信号の
一義的に繰返す系列を発生する。選択回路はサブ
レート・参照メモリーから読み出された記憶参照
ワードの内の与えられたものに応動して、前述し
たカウンタの内のひとつを選択し、加算／減算器
は選択されたカウンタによつて発生されたフレー
ム信号を与えられた記憶参照ワードの部分と組合
せて位置信号のひとつを発生する。この位置信号
はサブレートメモリーから読み出される位置を定
義する。

実施例の説明 第１図は本発明の一実施例たる時分割交換方式
１０のブロツク図を示している。交換方式１０は
入り時分割多重線１１と、16本の出の時分割多重
線１３−０乃至１３−１５とその間に接続を設定
するための交換ネツトワーク１２を含んでいる。
交換システム１０は単に例にすぎず、本発明の原
理は数段の接続ネツトワークを持つ交換システム
にもまた適用できる。入来線１１は128時分割チ
ヤネルの125マイクロ秒のフレームで複数個の顧
客の端末（図示せず）からの多重化されたデジイ
タルワードを取扱かう。従つて、単一の時分割チ
ヤネルの時間周期は約986ナノ秒である。任意の
与えられたチヤネルで送信されたデータワードは
７ビツトの情報と１ビツトの制御ビツトを含んで
いる。従つて、フレーム当りの最大の情報容量は
毎秒56キロビツトである（125マイクロ秒当り７
ビツト）。この実施例はまた入力線１１の一部の
チヤネルに毎秒2.4キロビツト、毎秒4.8キロビツ
ト、毎秒9.6キロビツトのような低速のデータ速
度を持つ端末からの情報を含んでいる。ここでは
56キロビツト／秒より小さいデータ周波数を持つ
顧客端末はサブレート端末と呼ばれ、56キロビツ
ト／秒のデータ周波数を持つ端末は非サブレート
端末と呼ばれる。システムの能率を向上するため
には、ある種のサブレート端末は毎秒56キロビツ
トのデータチヤネルを共用する。端末がチヤネル
を共有するときには、７ビツトの情報ビツト内の
１ビツトは加入者の識別に使用され、データのた
めに６ビツトが残ることに注意していただきた
い。これによつてサブレート通信のためにはフレ
ーム当り１チヤネル48キロビツト／秒の最大容量
が得られることになる。以下の表はチヤネルを共
用することができる特定のデータ周波数の端末の
数を示している。

データ速度 共用できる端末の （キロビツト／秒） 最大数（Ｍ） 2.4 20 4.8 10 9.6 ５ サブレートの端末はＭフレームに１回チヤネル
を使用するようにしてチヤネルを共用するが、
こゝでＭはチヤネルと共用できる最大数の端末で
ある。従つて、本実施例における同一のサブレー
ト端末によつて使用される連続したチヤネルの数
はチヤネルを共用する端末の数の128倍である。
例えば、2.4キロビツト／秒の端末はそれに関連
したチヤネルを20フレームごとに、すなわち2560
チヤネルごとに１回使用する。本実施例における
チヤネル共用のプロセスは2500マイクロ秒（第２
図）ごとの2560時分割チヤネルを含むスーパフレ
ームを参照することによつて具体化される。スー
パフレームの中で各端末は少くとも１個の関連す
るチヤネルを持つ。例えば、もしチヤネル９があ
る9.6キロビツト／秒の端末で使用されれば、そ
の端末からのデータワードは５フレームごとにチ
ヤネル９で伝送される。従つて、その端末はスー
パフレームごとに４回チヤネル９を使用する。し
かし2.4キロビツト／秒の端末はそれに関連した
チヤネルをスーパフレームごとに１回だけ使用す
る。

交換網１２はこの例では16者択１のデコーダ１
４を経由して制御ワード源５０の制御下に動作す
る16個のANDゲート１２−０乃至１２−１５を
含んでいる。制御ワード源５０は図面には示して
いない方法で入力線１１のタイミングをとるのに
も用いられる高精度ネツトワーククロツク１５を
受信し、これらのタイミングパルス源５０に応動
して、線１１上に各々の976ナノ秒の時間スロツ
トの間に１個の４ビツト制御ワードを発生する。
タイミングパルス源５０は４導体の経路７１を通
して、この４ビツトの制御ワードをデコーダ１４
に与える。デコーダ１４はこの４ビツトの制御ワ
ードをデコードして、16本の導体１４−０乃至１
４−１５の内の適切なものに論理１の付勢信号を
発生し、ANDゲート１２−０乃至１２−１５の
内の適切なものを付勢する。このようにして、制
御ワード源５０によつて発生された４ビツトの制
御ワードの各々は各タイムスロツトの間に入り線
１１と16本の出線１３−０乃至１３−１５の内の
１本の間の接続を規定することになる。

もし交換網１０がサブレート端末を収容するよ
うに設計してなければ、タイミングパルス源５０
は各フレームの128チヤネルに対応する128ワード
のくりかえしの系列を発生することができる。し
かし、この例では、与えられたチヤネルを共用し
ている2.4キロビツト／秒のサブレート端末の
各々が交換網１２を通る異る経路を必要とする可
能性があり、これらの端末の各々は2500マイクロ
秒のスーパフレームごとにひとつだけの976ナノ
秒のタイムスロツトに関連するので、タイミング
パルス源５０は各スーパフレームの2560タイムス
ロツトに対応する2560ワードのシーケンスを発生
しなければならない。

タイミングパルス源５０は128ワードのタイム
スロツトメモリー１５１を含んでおり、これはこ
こでは非サブレート・参照メモリーと呼ばれてい
る。メモリー５１中に記憶されたワードは線１１
上の128チヤネルに対応し、このようなワードの
各々は５個のデータフイールドＡ，Ｂ，Ｃ，Ｄお
よびＥ（第３図）にグループ化された13ビツトを
含んでいる。データフイールドＢは線１１上の対
応するチヤネルのデータ速度を規定する２ビツト
を含む。もしＢ＝00であれば、対応するチヤネル
は１個の56キロビツト／秒の端末で使用され、４
ビツトからなるデータフイールドＡがその端末に
ついてネツトワーク１２を通して設定されるべき
経路を決定する。しかしもしＢ≠00であれば、対
応するチヤネルは同様のデータ速度のサブレート
端末によつて共用され、データフイールドＡのビ
ツトは使用されず、これらの端末のために交換ネ
ツトワーク１２中で設定されるべき経路はデータ
フイールドＥを形成する５ビツトによつて部分的
に指定される関連するサブレートメモリー５２中
の位置に記憶されたワードから決定される。この
例では３種のサブレート−−9.6キロビツト／秒
（Ｂ＝01）、4.8キロビツト／秒（Ｂ＝10）および
2.4キロビツト／秒（Ｂ＝11）が可能になつてい
る。データフイルドＣは対応するチヤネルが空き
か、塞がりかを示し、データフイールドＤはパリ
テイビツトである。

Ｂ＝00であるメモリー５１のデータフイールド
Ａ乃至Ｅを含むワードは、これが非サブレートの
データチヤネルのための交換ネツトワーク１２を
通る通信経路を定義するビツトを含むので、非サ
ブレートデータ路決定ワードと呼ばれる。Ｂ≠00
であるメモリー５１中のデータフイールドＡ乃至
Ｅを含むワードはメモリー５２中の記憶位置を規
定するビツトを含むので記憶参照ワードと呼ばれ
る。

メモリー５２中に記憶されたワードは３つのデ
ータフイールドａ，ｂ，ｃ（第４図）にグループ
化された６ビツトを含んでいる。与えられたサブ
レートチヤネルに対応するワードはメモリー５２
中の連続した位置に記憶されており、これらのワ
ードの内の第１のものの位置は与えられたチヤネ
ルに対応するメモリー５１中に記憶されたワード
のデータフイールドＥによつて規定される。デー
タフイールドａを含む４ビツトは各々のサブレー
ト端末ごとに交換ネツトワーク１２中で設定され
る経路を規定する。データフイールドｂはパリテ
イビツトを含み、データフイールドｃは対応する
チヤネルが空きか塞がりかを示す単一のビツトを
含んでいる。関連するサブレートメモリー５２に
記憶されたワードはここではサブレートデータ路
定義ワードと呼ばれる。

メモリー５１および５２は周期的に読み出され
たネツトワーク１２を制御するための制御ワード
を与えるが、新らしい通信路を設定するためある
いは不要な通信路を消去するための書き込みの頻
度は低い。メモリー５１および５１の読み出しと
書き込みの両方を実行するために、各タイムスロ
ツトは読み出しの半分と書き込みの半分に分割さ
れている。ネツトワークのクロツク１５は導体１
６上に矩形波の出力信号を発生する。導体１６上
の出力信号が論理１であるときにメモリーの読み
出しが行なわれる。導体１６上の出力信号が論理
０であるときに、中央処理装置１９によつてメモ
リーの書き込みが行なわれ、与えられた端末から
の呼びに応動してネツトワーク１２を通る通信路
が変更される。中央処理装置１８は多導体経路１
９を経由してメモリー５１にあるいは多導体経路
２０を経由してメモリー５２に書き込まれるべき
位置を含む適切な情報を送出する。

メモリー５１はネツトワーククロツク１５によ
つて駆動されるタイムスロツトカウンタ５３によ
つて発生されるタイムスロツト信号によつて定義
される１乃至128の連続したタイムスロツトごと
に１回読み出される。メモリー５２は、そのサブ
レートチヤネルに関連したメモリー５１の記憶参
照ワードのデータフイールドＢおよびＥからの信
号に応動して位置発生器６０によつて決定される
位置から、サブレートチヤネルについてだけ読み
出される。位置発生器６０はネツトワーククロツ
ク１５のタイミングパルスを逓降して125マイク
ロ秒ごとに１フレームパルスの割合でフレームパ
ルスを発生する周波数分割器６１を含んでいる。
これらのフレームパルスはモシユロ20カウンタ６
２、モジユロ10カウンタ６３およびモジユロ５カ
ウンタによつて計数される。次に、カウンタ６
２，６３および６４は第５図に示すようなフレー
ム信号の繰返しのシーケンスを発生する。カウン
タ６２は2.4キロビツト／秒のデータ周波数に関
連しており、カウンタ６３は48キロビツト／秒の
データ周波数に関連しており、カウンタ６４は
9.6キロビツト／秒のデータ周波数に関連してい
る。セレクタ回路６５はカウンタ６２，６３およ
び６４からのフレーム信号とタイムスロツトメモ
リー５１から読み出された各ワードのデータフイ
ールドＢから成る２ビツトを受信する。回路６５
はデータフイールドＢによつて規定されるデータ
周波数に関連したカウンタ６２，６３，６４の内
のひとつからのフレーム信号を選択する。回路６
５は次に選択されたフレーム信号を加算／減算器
６６に送り、これは選択されたフレーム信号とメ
モリー５１からのデータフイールドＥを含む５ビ
ツトの２進の和を形成する。回路６６はさらに２
進の和から１を減し、結果として得られた２進数
を表わす位置信号を送つてメモリー５２から読み
出されるべき位置を定める。

メモリー５１の読み出された位置のデータフイ
ールドＡ，Ｂ，Ｃとメモリー５２から読み出され
た位置のデータフイールドａ，ｃの両方の情報ビ
ツトは論理回路７０に送られ、各々のアクテイブ
なチヤネルについてメモリー５１からのデータフ
イールドＡあるいはメモリー５２からのデータフ
イールドａのいずれを４導体経路７１に送るかの
選択を行なう。この選択はデータフイールドＡ，
Ｃおよびｃの制御によつて行なわれる。Ｂ＝00で
Ｃ＝１であれば、アクテイブな56キロビツト／秒
の非サブレートチヤネルが定着され、データフイ
ールドＡを形成する４ビツトがそのチヤネルの制
御ワードとして経路７１を通してデコーダ１４に
送られる。Ｂ≠00、Ｃ＝１でｃ＝１であれば、ア
クテイブなサブレートチヤネルが定義され、デー
タフイールドａを形成する４ビツトが制御ワード
として送信される。

時分割多重線１１と同期したタイミング回路
（図示せず）が線１７を通してタイムスロツトカ
ウンタ５３と位置発生器６０にリセツトパルスを
送信するスーパフレームの開始時に制御ワード源
５０の動作が開始される。カウンタ５３によつて
定められるメモリー５１の位置と位置発生器６０
によつて定められるメモリー５２の位置を繰返し
て読むことによつて、2560ワードのシーケンスが
発生され各スーパフレーム交換ネツトワーク１２
を制御するように送出される。これらのシーケン
スの発生は線１１上のフレームの128チヤネルの
内の４チヤネルがアクテイブなサブレートチヤネ
ルであり、残りの124チヤネルが空きがあるか、
56キロビツト／秒の非サブレートチヤネルである
ような次の例を考えることによつてより良く理解
することができる。チヤネル０および26はそれぞ
れ４端末および２端末で共用された9.6キロビツ
ト／秒のチヤネルである。チヤネル１２は２端末
で共用された4.8キロビツト／秒のチヤネルであ
り、チヤネル１７は２端末で共用された2.4キロ
ビツト／秒のチヤネルである。この例の場合のメ
モリー５１およびメモリー５２の典型的なパター
ンをそれぞれ第６図および第７図に示した。メモ
リー５１はフレーム当り128チヤネルに対応する
128ワードを記憶している（第６図）。例えば、メ
モリー５１の位置１のワードはチヤネル１がアク
テイブな56キロビツト／秒の非サブレートチヤネ
ルであることを示し、データフイールドＡは制御
ワード0101を含み、チヤネル１について入線１１
から出線１３−５への経路を規定する。メモリー
５１の位置９のワードはチヤネル９が9.6キロビ
ツト／秒のサブレートチヤネルであることを示
し、データフイールドＥは各々の５フレームのシ
ーケンスの第１のフレームのチヤネル９の経路定
義ワードがメモリー５２の位置１に入つているこ
とを示す（第７図）。メモリー５２の位置１に記
憶されたワードのデータフイールドａは各々の５
フレームのシーケンスの内の第１フレームの間の
チヤネル９について入り線１１から出線１３−９
への経路を定義する制御ワード1001を含んでい
る。各々の５フレームのシーケンスの第２フレー
ム乃至第５フレームについてのチヤネル９の経路
定義ワードはメモリー５２の位置２乃至５に連続
して記憶されている。メモリー５１（第６図）の
位置12のワードはチヤネル１２を4.8キロビツ
ト／秒のサブレートチヤネルであるとして定義
し、データフイールドＥは各々の10フレームのシ
ーケンスの第１フレームのチヤネル１２の経路定
義ワードがメモリー５２の位置６に記憶されてい
ることを示す（第７図）。各々の10フレームのシ
ーケンスの第２乃至第10フレームのチヤネル１２
の経路定義ワードはメモリー５２の連続した位置
７乃至15に記憶されている。メモリー５１（第６
図）の位置17のワードはチヤネル１７を2.4キロ
ビツト／秒のサブレートチヤネルであると定め、
データフイールドＥは各スーパフレーム（20フレ
ームのシーケンス）の第１フレームのチヤネル１
７の経路定義ワードがメモリー５２の位置21（第
７図）に記憶されていることを示す。各スーパフ
レームの第２乃至第20フレームのチヤネル１７の
経路定義ワードはメモリー５２の連続した位置22
に記憶されている。メモリー５１（第６図）の位
置26のワードはチヤネル２６は9.6キロビツト／
秒のサブレートチヤネルとして定義し、データフ
イールドＥは各々の５フレームの系列の第１フレ
ームのチヤネル２６の経路定義ワードがメモリー
５２（第７図）の位置16に入つていることを示
す。各各の５フレームの系列の第２乃至第５フレ
ームのチヤネル２６の経路定義ワードはメモリー
５２の連続した位置17乃至20に記憶されている。

スーパフレームのはじめの11フレームのチヤネ
ル９，１２，１７および２６の制御ワード源５０
の動作は、この例について第８図に要約されてい
る。読み出されたメモリー５２の位置はセレクタ
回路６５によつて伝送されたフレーム信号とメモ
リー５１から読まれたデータフイールドＥの和か
ら１を減ずることによつて与えられる。この例に
従えば、必要な2560ワードの制御ワードシーケン
スはメモリー５１の128記憶位置と、メモリー５
２の40記憶位置だけを持つ制御ワード源によつて
実現される。これは従来技術の直接的な実現の場
合に必要となる2560ワードと比較して大幅に小さ
くなつている。

以上、本発明の時分割交換システムについて詳
細に説明を行つた。最後にあたり、発明の全体像
の理解に資するべく以下に本発明の概要をまとめ
ておく。

発明の概要 本発明は、時分割交換システムを通して非サブ
レートデータ及びサブレートデータの通信経路の
設定を制御するのに使用される長い制御ワード系
列を発生するのに必要な制御ワード記憶装置の大
きさを減少させるという課題に向けられている。
この課題は、単一の時分割フレームを識別する第
１のメモリ、第２のメモリ及びサブレート端末に
ついての通信経路を定義するため該第１のメモリ
から読まれる情報の制御下で動作する制御装置を
使用することによつて達成される。第１のメモリ
は非サブレートチヤンネルについての通信経路を
定義する経路定義ワード及びこれに加えて、フレ
ーム各サブレートチヤンネルについて第２のメモ
リの位置を定義する記憶参照ワードを記憶する。
第１のメモリは、適切な制御ワード系列を発生す
るため第２のメモリの位置を参照するのに使用さ
れる。この結果、広汎なデータ速度を有する局を
能率よく収容することができることとなる。本発
明の実施例においては、単一の時分割フレームは
128のチヤンネルからなる。そして、それらのチ
ヤンネルの内４つだけ（チヤンネル９，１２，１
７，２６）をサブレートチヤンネルとする。単一
の時分割フレームと関連するタイム・スロツトメ
モリは128の位置、即ち128チヤンネルの各々につ
いて１つの位置を有する。位置９、12、17及び２
６だけが記憶参照ワードを記憶するのに使用され
る。タイム・スロケツトメモリの他の位置は経路
定義ワードを記憶するのに使用される。一例とし
て、チヤンネル９は、9.6kb／ｓの顧客を５個ま
で共有できる。５個の顧客についての５個の経路
定義ワードは、サブレートメモリの位置１ないし
位置５に記憶される。チヤンネル１２は、
4.8kb／ｓの顧客を10個まで共用でき、それらの
顧客についての10個の経路定義ワードはサブレー
トメモリの位置６ないし位置15に記憶される。さ
らに、チヤンネル１７は9.6kb／ｓの顧客を５個
まで共有でき、それらの顧客についての５個の経
路定義ワードは関連するサブレートメモリの位置
16ないし位置20に記憶される。最後に、チヤンネ
ル２６は2.4kb／ｓの顧客を20個まで共有でき、
それらの顧客についての20個の経路定義ワードは
関連するサブレートメモリの位置21ないし位置40
に記憶される。

タイムスロツトメモリの位置９に記憶された記
憶参照ワードは、チヤンネル９を共有する顧客に
ついての経路定義ワードを記憶するサブレートメ
モリの最初の位置がサブレートメモリ位置１であ
ると定めるものである。

同様に、タイムスロツトメモリの位置12、17及
び26に記憶された記憶参照ワードは、チヤンネル
１２，１７及び２６を共用する顧客と関連する最
初の位置がそれぞれサブレートメモリ位置６、16
及び21であると定めるものである。タイム・スロ
ツトメモリの128個の位置は各フレーム期間に連
続して読み出される。タイム・スロツトメモリ位
置９における記憶参照ワードが読み出されると、
ロケーシヨンジエネレータがその記憶参照ワード
即ち位置１がチヤンネル９についての経路定義ワ
ードを記憶するのに使用されるサブレートメモリ
の最初の位置と定める記憶参照ワード中の情報に
応動して、与えられたフレーム期間に読み出され
るべきサブレートメモリ内の特定の位置を定める
位置信号を発生する。同様に、タイム・スロツト
メモリの位置12、17及び26における記憶参照ワー
ドが読み出されると、ロケーシヨンジエネレータ
はそれらの記憶参照ワード中の情報に応動して与
えられたフレーム期間に読み出すべきサブレート
メモリの位置を定めるようにする。特別の実施例
においては、ロケーシヨンジエネレータは周波数
分割器、モジユロ20のカウンタ、モジユロ10のカ
ウンタ、モジユロ５のカウンタ、選択回路および
加減算器を含む。周波数分割器はクロツクタイミ
ングパルスを受信し固定された数のタイミングパ
ルス毎に１つのフレームパルスの割合でフレーム
パルスを発生する。上述したカウンタの各々はこ
れらのフレームパルスを計数（カウント）してフ
レーム信号の特有の繰り返し系列を発生する。例
えば、モジユロ５のカウンタは、繰り返し系列
1234512345……を発生する。選択回路は、タイ
ム・スロツトメモリから読み出される各記憶参照
ワードに応動して上述のカウンタの１つを選択
し、そして加減算器が選択されたカウンタによつ
て発生されるフレーム信号を読み出された記憶参
照ワードの一部と算術的に結合し位置信号の１つ
を発生するようにする。この位置信号はサブレー
トメモリにおいて読み出されるべき位置を定める
ものである。

【図面の簡単な説明】

第１図はその実線のブロツクで本発明に従う制
御ワード源を示す時分割交換方式のブロツク図；
第２図および第５図は第１図のシステムのタイミ
ング図；第３図および第４図は第１図のタイムス
ロツトメモリーと関連するサブレートメモリーの
ビツト割当；第６図および第７図は第１図のタイ
ムスロツトメモリーと連想サブレートメモリーの
典型的なワード記憶パターン；第８図は第１図の
制御ワード源の演算シーケンスの図である。

【表】 供給する論理手段

Claims (1)

1. 【特許請求の範囲】 １ 時分割交換システムを通る非サブレートおよ
   びサブレートデータ通信路を定義する制御ワード
   を供給する制御ワード源において、 該制御ワード源は サブレートデータ路定義ワードを記憶するため
   の複数個の位置を持つサブレートメモリー手段
   と、 非サブレートデータ経路定義ワードと記憶参照
   ワードを記憶するための非サブレート・参照メモ
   リー手段と、 該非サブレート・参照メモリー手段から読み出
   された記憶参照ワードに応動して該サブレートデ
   ータ路定義ワードの読み出しを実行するために該
   サブレートメモリー手段の位置を定める回路手段
   と、 該非サブレート・参照メモリー手段から読み出
   された非サブレートデータ路定義ワードに応動し
   て該時分割交換システムを通る非サブレートデー
   タ通信路を定義する制御ワードを供給し、該サブ
   レート・参照メモリー手段から読み出されたサブ
   レートデータ路定義ワードに応動して該時分割交
   換システムを通るサブレートデータ通信路を定義
   する制御ワードを供給する論理手段と、 を含むことを特徴とする制御ワード源。 ２ 各フレームの間に第１のメモリーから第１の
   複数個の経路定義ワードと複数個の記憶参照ワー
   ドを直列に読み出し、 読み出された経路定義ワードから制御ワードを
   誘導し、 フレームに１信号の割合でフレーム信号のくり
   かえしのシーケンスを発生し、 与えられたフレームの間に読み出された各記憶
   参照ワードについて、現在読み出された記憶参照
   ワードとそのフレームの間に発生されたフレーム
   信号とによつて定義される第２のメモリーの位置
   から経路定義ワードを読み出し、読み出された経
   路定義ワードから制御ワードを駆動するようにな
   つている タイムスロツトのフレームで動作する時分割交
   換システムの通信路の設定を制御する方法。