JPH0564111A - 液晶投写型映像表示装置の信号処理回路 - Google Patents
液晶投写型映像表示装置の信号処理回路Info
- Publication number
- JPH0564111A JPH0564111A JP22302691A JP22302691A JPH0564111A JP H0564111 A JPH0564111 A JP H0564111A JP 22302691 A JP22302691 A JP 22302691A JP 22302691 A JP22302691 A JP 22302691A JP H0564111 A JPH0564111 A JP H0564111A
- Authority
- JP
- Japan
- Prior art keywords
- liquid crystal
- display device
- information holding
- circuit
- signal processing
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Transforming Electric Information Into Light Information (AREA)
Abstract
(57)【要約】
【構成】 液晶投写型映像表示装置に含まれる液晶パネ
ルを駆動するための信号処理回路において、前記液晶パ
ネルを駆動する駆動回路の動作周波数を低減するために
映像信号を多層展開する多層展開処理部と、飛び越し走
査の映像信号順次走査に変換する順次走査変換部を有
し、前記多層展開処理部に於ける情報保持回路と、前記
順次走査変換部に於ける情報保持回路を兼用する。 【効果】 多層展開処理部と順次走査変換部の情報保持
回路を兼用することにより、液晶投写型映像表示装置の
信号処理回路における情報保持回路の規模を小さくする
ことができる。
ルを駆動するための信号処理回路において、前記液晶パ
ネルを駆動する駆動回路の動作周波数を低減するために
映像信号を多層展開する多層展開処理部と、飛び越し走
査の映像信号順次走査に変換する順次走査変換部を有
し、前記多層展開処理部に於ける情報保持回路と、前記
順次走査変換部に於ける情報保持回路を兼用する。 【効果】 多層展開処理部と順次走査変換部の情報保持
回路を兼用することにより、液晶投写型映像表示装置の
信号処理回路における情報保持回路の規模を小さくする
ことができる。
Description
【０００１】
【産業上の利用分野】本発明は、液晶投写型映像表示装
置に含まれる液晶パネルを駆動するための信号処理回路
に関するものである。
置に含まれる液晶パネルを駆動するための信号処理回路
に関するものである。
【０００２】
【従来の技術】液晶投写型映像表示装置の信号処理回路
は、映像信号の周波数帯域が広いため、高速に動作させ
る必要がある。ところが、液晶パネル駆動用集積回路は
動作速度が遅いので、映像信号を多層展開処理して一層
あたりの周波数を低くする必要がある。
は、映像信号の周波数帯域が広いため、高速に動作させ
る必要がある。ところが、液晶パネル駆動用集積回路は
動作速度が遅いので、映像信号を多層展開処理して一層
あたりの周波数を低くする必要がある。
【０００３】また、ＣＲＴでは特殊な場合を除き飛び越
し走査表示が行われるが、液晶を使用した表示装置で
は、飛び越し走査で表示すると１走査線おきに黒または
白になり、輝度が半分になるか白が浮いた画面となる。
従って、液晶を用いた表示装置では順次走査表示を行う
ことが多い。
し走査表示が行われるが、液晶を使用した表示装置で
は、飛び越し走査で表示すると１走査線おきに黒または
白になり、輝度が半分になるか白が浮いた画面となる。
従って、液晶を用いた表示装置では順次走査表示を行う
ことが多い。
【０００４】
【発明が解決しようとする課題】しかしながら従来の液
晶投写型映像表示装置では、図４あるいは図５に示すよ
うに、順次走査変換部の情報保持回路（すなわちメモリ
４１，４２あるいは５２，５３）と、多層展開処理部の
情報保持回路（すなわち，層数に等しい数のメモリ４４
〜４８あるいはＦＩＦＯメモリ）はそれぞれ別個に設け
られている。
晶投写型映像表示装置では、図４あるいは図５に示すよ
うに、順次走査変換部の情報保持回路（すなわちメモリ
４１，４２あるいは５２，５３）と、多層展開処理部の
情報保持回路（すなわち，層数に等しい数のメモリ４４
〜４８あるいはＦＩＦＯメモリ）はそれぞれ別個に設け
られている。
【０００５】また、順次走査変換部では、走査線を情報
保持装置に記憶して補間処理を行い、次に倍速変換を行
っている。従って、例えばハイビジョンを考慮すると映
像信号の動作周波数は７４．２５ＭＨｚなので、順次走
査変換後は倍の１４８．５ＭＨｚとなり、メモリの動作
速度の制限から情報保持装置の回路規模が大きくなると
いう欠点がある。
保持装置に記憶して補間処理を行い、次に倍速変換を行
っている。従って、例えばハイビジョンを考慮すると映
像信号の動作周波数は７４．２５ＭＨｚなので、順次走
査変換後は倍の１４８．５ＭＨｚとなり、メモリの動作
速度の制限から情報保持装置の回路規模が大きくなると
いう欠点がある。
【０００６】よって本発明の目的は上述の点に鑑み、液
晶投写型映像表示装置の信号処理回路における情報保持
回路の規模を小さくすることにある。
晶投写型映像表示装置の信号処理回路における情報保持
回路の規模を小さくすることにある。
【０００７】
【課題を解決するための手段】上記目的を達成するた
め、本発明では多層展開処理部と順次走査変換部の情報
保持回路を兼用するよう構成する。
め、本発明では多層展開処理部と順次走査変換部の情報
保持回路を兼用するよう構成する。
【０００８】
【作用】本発明では多層展開処理部と順次走査変換部の
情報保持回路を兼用することにより、液晶投写型映像表
示装置の信号処理回路における情報保持回路の規模を小
さくすることができる。
情報保持回路を兼用することにより、液晶投写型映像表
示装置の信号処理回路における情報保持回路の規模を小
さくすることができる。
【０００９】
【実施例】以下、本発明の実施例を詳細に説明する。
【００１０】図１は、本発明の一実施例を示すブロック
図である。本図において、２はアナログ映像信号を入力
するＡ／Ｄ変換部、４はＡ／Ｄ変換出力に同期信号処理
を施してデジタル映像信号を出力する同期信号処理部、
６は飛び越し走査信号（インタレース信号）を入力して
飛び越し部分の補間を行う補間処理部、８Ａ〜８Ｅおよ
び１０Ａ〜１０Ｅは補間処理用兼多層展開用メモリ、１
２Ａ〜１２Ｅは動作周波数（読出し周波数）を２倍にし
て画像データを出力させるための倍速変換部である。
図である。本図において、２はアナログ映像信号を入力
するＡ／Ｄ変換部、４はＡ／Ｄ変換出力に同期信号処理
を施してデジタル映像信号を出力する同期信号処理部、
６は飛び越し走査信号（インタレース信号）を入力して
飛び越し部分の補間を行う補間処理部、８Ａ〜８Ｅおよ
び１０Ａ〜１０Ｅは補間処理用兼多層展開用メモリ、１
２Ａ〜１２Ｅは動作周波数（読出し周波数）を２倍にし
て画像データを出力させるための倍速変換部である。
【００１１】図１において、デジタル映像信号は二系統
に分かれる。すなわち、一方は演算処理を行わず遅延操
作のみ行う。他方は、補間処理部６にて近傍の走査線に
補間処理を施し、飛び越し走査の走査線から補間した順
次走査の走査線を形成する。この後、前記二系統の映像
信号は倍速に変換せず、各メモリ８Ａ〜８Ｅ，１０Ａ〜
１０Ｅに書き込み多層展開を行う。
に分かれる。すなわち、一方は演算処理を行わず遅延操
作のみ行う。他方は、補間処理部６にて近傍の走査線に
補間処理を施し、飛び越し走査の走査線から補間した順
次走査の走査線を形成する。この後、前記二系統の映像
信号は倍速に変換せず、各メモリ８Ａ〜８Ｅ，１０Ａ〜
１０Ｅに書き込み多層展開を行う。
【００１２】次に、多層展開によって周波数を下げた映
像信号は倍速変換を施し、ＤＡ変換部でアナログ信号に
変換した後、液晶駆動回路（図示せず）に出力する。
像信号は倍速変換を施し、ＤＡ変換部でアナログ信号に
変換した後、液晶駆動回路（図示せず）に出力する。
【００１３】図２は、本発明のその他の実施例を示すブ
ロック図である。本図において、２１はデジタル映像信
号を入力するラインメモリ、２２はライン補間用加算
器、２３〜２６はＤ型フリップフロップ（ＦＦ）、Ａ０
〜Ｆ０，Ａ１〜Ｆ１，Ａ００〜Ｆ００，Ａ１１〜Ｆ１１
（Ａ〜Ｆで各層を示し、０，００は１Ｈの前半でリード
され、１，１１は１Ｈの後半でリードされることを示
す）はそれぞれＦＩＦＯ（ファーストイン・ファースト
アウト）メモリ、２７〜３８はＤ型フリップフロップ
（ＦＦ）である。各Ｄ型ＦＦ２７〜３８の出力は独立し
た各ガンマ補正部に入力される。
ロック図である。本図において、２１はデジタル映像信
号を入力するラインメモリ、２２はライン補間用加算
器、２３〜２６はＤ型フリップフロップ（ＦＦ）、Ａ０
〜Ｆ０，Ａ１〜Ｆ１，Ａ００〜Ｆ００，Ａ１１〜Ｆ１１
（Ａ〜Ｆで各層を示し、０，００は１Ｈの前半でリード
され、１，１１は１Ｈの後半でリードされることを示
す）はそれぞれＦＩＦＯ（ファーストイン・ファースト
アウト）メモリ、２７〜３８はＤ型フリップフロップ
（ＦＦ）である。各Ｄ型ＦＦ２７〜３８の出力は独立し
た各ガンマ補正部に入力される。
【００１４】次に、図３に示すタイミング図を参照し
て、図２の動作を説明する（図３中のＡ〜Ｆおよび０，
１は図２中のＡ〜Ｆおよび０（００），１（１１）に対
応し、ライトクロックの周波数はラインメモリ２１の動
作クロックの周波数ｆの１／２である）。
て、図２の動作を説明する（図３中のＡ〜Ｆおよび０，
１は図２中のＡ〜Ｆおよび０（００），１（１１）に対
応し、ライトクロックの周波数はラインメモリ２１の動
作クロックの周波数ｆの１／２である）。
【００１５】（１）各ＦＩＦＯメモリは、ライトリセッ
トパルスが“Ｌ”のときライトクロックの立上りでライ
トアドレスポインタを０にリセットする。
トパルスが“Ｌ”のときライトクロックの立上りでライ
トアドレスポインタを０にリセットする。
【００１６】（２）Ｈ／６毎に順次ずれるＡ〜Ｆの各ラ
イトイネーブルが“Ｌ”のとき、対応するＦＩＦＯメモ
リ（Ａ０〜Ｆ０，Ａ１〜Ｆ１）はライトクロックの立上
りで、ＦＩＦＯメモリ（Ａ００〜Ｆ００，Ａ１１〜Ｆ１
１）はライトクロックの立下りで各Ｄ型ＦＦ２３〜２６
を介してデータをライトアドレスポインタのアドレスに
書込む（したがって、ラインメモリ２１の入力側および
加算器２２の出力側のデータは、ラインメモリ２１の動
作クロックｆ毎に０（１）または００（１１）の付くＦ
ＩＦＯメモリにふり分けられる）。このとき、ライトア
ドレスポインタの値を１増やす。
イトイネーブルが“Ｌ”のとき、対応するＦＩＦＯメモ
リ（Ａ０〜Ｆ０，Ａ１〜Ｆ１）はライトクロックの立上
りで、ＦＩＦＯメモリ（Ａ００〜Ｆ００，Ａ１１〜Ｆ１
１）はライトクロックの立下りで各Ｄ型ＦＦ２３〜２６
を介してデータをライトアドレスポインタのアドレスに
書込む（したがって、ラインメモリ２１の入力側および
加算器２２の出力側のデータは、ラインメモリ２１の動
作クロックｆ毎に０（１）または００（１１）の付くＦ
ＩＦＯメモリにふり分けられる）。このとき、ライトア
ドレスポインタの値を１増やす。
【００１７】（３）リードリセットパルスが“Ｌ”のと
き、リードクロックの立上りで全ＦＩＦＯメモリはリー
ドアドレスポインタを０にリセットする。
き、リードクロックの立上りで全ＦＩＦＯメモリはリー
ドアドレスポインタを０にリセットする。
【００１８】（４）０または１で示すリードイネーブル
が“Ｌ”のとき、リードクロック（リードクロックの周
波数はライトクロックの周波数の１／６）の立上りで該
当するＦＩＦＯメモリのリードアドレスポインタの値の
アドレスからデータを各Ｄ型ＦＦ２７〜３８を介して読
み出す。このとき、リードアドレスポインタの値を１増
やす。ここでリードイネーブルが“Ｈ”のときの該当す
るＦＩＦＯメモリの出力はハイインピーダンスとなり、
データバスから切離なされる。
が“Ｌ”のとき、リードクロック（リードクロックの周
波数はライトクロックの周波数の１／６）の立上りで該
当するＦＩＦＯメモリのリードアドレスポインタの値の
アドレスからデータを各Ｄ型ＦＦ２７〜３８を介して読
み出す。このとき、リードアドレスポインタの値を１増
やす。ここでリードイネーブルが“Ｈ”のときの該当す
るＦＩＦＯメモリの出力はハイインピーダンスとなり、
データバスから切離なされる。
【００１９】かくして、各ＦＩＦＯメモリにＨ／６期間
だけデータを書込み、次の１Ｈ期間に該当するＦＩＦＯ
メモリから、Ｈ／２期間ずつ同時にデータを読み出すこ
とで、６倍時間伸長，ノンインタレース変換を同時に行
うことが可能となる。
だけデータを書込み、次の１Ｈ期間に該当するＦＩＦＯ
メモリから、Ｈ／２期間ずつ同時にデータを読み出すこ
とで、６倍時間伸長，ノンインタレース変換を同時に行
うことが可能となる。
【００２０】さらに、図５に示した従来例と異なり動作
周波数を２Ｆまで上げる必要がなくなり、回路の複雑化
を避けることができる。
周波数を２Ｆまで上げる必要がなくなり、回路の複雑化
を避けることができる。
【００２１】
【発明の効果】以上説明したとおり本発明によれば、多
層展開処理部と順次走査変換部の情報保持回路を兼用す
ることにより、液晶投写型映像表示装置の信号処理回路
における情報保持回路の規模を小さくすることができ
る。
層展開処理部と順次走査変換部の情報保持回路を兼用す
ることにより、液晶投写型映像表示装置の信号処理回路
における情報保持回路の規模を小さくすることができ
る。
【図１】本発明の第１の実施例を示すブロック図であ
る。
る。
【図２】本発明の第２の実施例を示すブロック図であ
る。
る。
【図３】図２の動作を示すタイミング図である。
【図４】従来技術の説明図である。
【図５】従来技術の説明図である。
２ Ａ／Ｄ変換部 ４ 同期信号処理部 ６ 補間処理部 ８Ａ〜８Ｅ，１０Ａ〜１０Ｅ メモリ １２Ａ〜１２Ｅ 倍速変換部 ２１ ラインメモリ ２２ 加算器 ２３〜２６，２７〜２８ Ｄ型フリップフロップ Ａ０〜Ｆ０，Ａ００〜Ｆ００，Ａ１〜Ｆ１，Ａ１１〜Ｆ
１１ ＦＩＦＯメモリ
１１ ＦＩＦＯメモリ
Claims (2)
- 【請求項１】 液晶投写型映像表示装置に含まれる液晶
パネルを駆動するための信号処理回路において、 前記液晶パネルを駆動する駆動回路の動作周波数を低減
するために映像信号を多層展開する多層展開処理部と、
飛び越し走査の映像信号順次走査に変換する順次走査変
換部を有し、前記多層展開処理部に於ける情報保持回路
と、前記順次走査変換部に於ける情報保持回路を兼用す
ることを特徴とする液晶投写型映像表示装置の信号処理
回路。 - 【請求項２】 請求項１において、前記順次走査変換部
では倍速変換を行うことなく前記情報保持回路にデータ
を供給することを特徴とする液晶投写型映像表示装置の
信号処理回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22302691A JPH0564111A (ja) | 1991-09-03 | 1991-09-03 | 液晶投写型映像表示装置の信号処理回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22302691A JPH0564111A (ja) | 1991-09-03 | 1991-09-03 | 液晶投写型映像表示装置の信号処理回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0564111A true JPH0564111A (ja) | 1993-03-12 |
Family
ID=16791679
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22302691A Pending JPH0564111A (ja) | 1991-09-03 | 1991-09-03 | 液晶投写型映像表示装置の信号処理回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0564111A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6094460A (en) * | 1997-01-27 | 2000-07-25 | Yazaki Corporation | Data modulator and data modulating method |
| CN100499737C (zh) | 2004-10-18 | 2009-06-10 | 凌阳科技股份有限公司 | 影像缩放装置与方法 |
-
1991
- 1991-09-03 JP JP22302691A patent/JPH0564111A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6094460A (en) * | 1997-01-27 | 2000-07-25 | Yazaki Corporation | Data modulator and data modulating method |
| CN100499737C (zh) | 2004-10-18 | 2009-06-10 | 凌阳科技股份有限公司 | 影像缩放装置与方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH1175220A (ja) | 映像信号変換器 | |
| JP2000041224A (ja) | 補間機能付きスキャン変換回路 | |
| JPH0564111A (ja) | 液晶投写型映像表示装置の信号処理回路 | |
| JP2000324337A (ja) | 画像拡大縮小装置 | |
| JPH0564113A (ja) | 液晶投写型映像表示装置の信号処理回路 | |
| JP2653580B2 (ja) | 液晶投写型映像表示装置の信号処理回路 | |
| JP2653578B2 (ja) | 液晶投写型映像表示装置の信号処理回路 | |
| JP2653579B2 (ja) | 液晶投写型映像表示装置の信号処理回路 | |
| JP3473093B2 (ja) | 表示システム | |
| US8085345B2 (en) | Image processing apparatus and image processing method | |
| JPS6343950B2 (ja) | ||
| JP2004297314A (ja) | 画素密度変換装置 | |
| JPH09247574A (ja) | 走査線変換装置 | |
| JPH0564114A (ja) | 液晶投写型映像表示装置の信号処理回路 | |
| JPH07170449A (ja) | 画像縮小装置 | |
| JPH0564112A (ja) | 液晶投写型映像表示装置の信号処理回路 | |
| JP2664721B2 (ja) | ビデオ合成装置 | |
| JP2001109442A (ja) | 映像信号処理回路 | |
| JP2001155673A (ja) | 走査型電子顕微鏡 | |
| JPH08171364A (ja) | 液晶駆動装置 | |
| JPS63188275A (ja) | 画像処理装置 | |
| JPH0773096A (ja) | 画像処理装置 | |
| JPS63188276A (ja) | 画像処理装置 | |
| JPH11341351A (ja) | 映像拡大縮小回路 | |
| JPS62179438A (ja) | デイジタル・スキヤンコンバ−タ |