JPH07170449A - 画像縮小装置 - Google Patents
画像縮小装置Info
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- JPH07170449A JPH07170449A JP5316153A JP31615393A JPH07170449A JP H07170449 A JPH07170449 A JP H07170449A JP 5316153 A JP5316153 A JP 5316153A JP 31615393 A JP31615393 A JP 31615393A JP H07170449 A JPH07170449 A JP H07170449A
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- Japan
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- circuit
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- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06T—IMAGE DATA PROCESSING OR GENERATION, IN GENERAL
- G06T3/00—Geometric image transformations in the plane of the image
- G06T3/40—Scaling of whole images or parts thereof, e.g. expanding or contracting
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N5/00—Details of television systems
- H04N5/222—Studio circuitry; Studio devices; Studio equipment
- H04N5/262—Studio circuits, e.g. for mixing, switching-over, change of character of image, other special effects ; Cameras specially adapted for the electronic generation of special effects
- H04N5/2628—Alteration of picture size, shape, position or orientation, e.g. zooming, rotation, rolling, perspective, translation
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- Signal Processing (AREA)
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- General Physics & Mathematics (AREA)
- Theoretical Computer Science (AREA)
- Image Processing (AREA)
- Studio Circuits (AREA)
- Controls And Circuits For Display Device (AREA)
Abstract
(57)【要約】
【目的】デジタル化されたビデオの信号等のインターレ
ース画像信号の垂直縮小を一様に行う。 【構成】遅延回路１，ＡＮＤ回路２により、水平同期信
号の２倍速の倍速水平同期信号（ＢＨ）１０２を得る。
垂直間引き回路４は、ＢＨに同期して、垂直縮小率に応
じて垂直間引き信号を“Ｌ”にする。ラッチ回路６は垂
直間引き信号１０４を選択回路３の出力でラッチする。
書き込み制御回路１０は水平間引き信号１０８が“Ｈ”
で且つラッチ回路６の出力１０５が“Ｈ”の時、画像デ
ータ書き込み信号１０９をイネーブルにする。カウンタ
１０６は垂直間引き信号１０４が“Ｈ”の時の倍速水平
同期信号１０２の立ち下がりで内部カウンタを１だけ歩
進する。ラッチ回路７は、カウンタ１０６出力を選択回
路３出力でラッチし、フレームメモリの垂直アドレスと
して出力する。
ース画像信号の垂直縮小を一様に行う。 【構成】遅延回路１，ＡＮＤ回路２により、水平同期信
号の２倍速の倍速水平同期信号（ＢＨ）１０２を得る。
垂直間引き回路４は、ＢＨに同期して、垂直縮小率に応
じて垂直間引き信号を“Ｌ”にする。ラッチ回路６は垂
直間引き信号１０４を選択回路３の出力でラッチする。
書き込み制御回路１０は水平間引き信号１０８が“Ｈ”
で且つラッチ回路６の出力１０５が“Ｈ”の時、画像デ
ータ書き込み信号１０９をイネーブルにする。カウンタ
１０６は垂直間引き信号１０４が“Ｈ”の時の倍速水平
同期信号１０２の立ち下がりで内部カウンタを１だけ歩
進する。ラッチ回路７は、カウンタ１０６出力を選択回
路３出力でラッチし、フレームメモリの垂直アドレスと
して出力する。
Description
【０００１】
【産業上の利用分野】本発明は画像縮小表示させるため
の装置に関し、特に、ＮＴＳＣ信号およびＰＡＬ信号等
のインターレース信号の垂直方向の縮小を行う画像縮小
装置に関する。
の装置に関し、特に、ＮＴＳＣ信号およびＰＡＬ信号等
のインターレース信号の垂直方向の縮小を行う画像縮小
装置に関する。
【０００２】
【従来の技術】従来の画像縮小装置の構成の一例を図４
に示す。また図５，図６には、縮小率２／３の場合の図
４の回路のタイミングチャートを示す。図５は水平方向
に、図６は垂直方向に縮小する場合を示している。水平
間引き回路１２は水平縮小率に応じた水平間引き信号１
１３をクロック１１１に同期させて出力する。垂直間引
き回路１４は垂直縮小率に応じた垂直間引き信号１１７
を水平同期信号１１５に同期させて出力する。
に示す。また図５，図６には、縮小率２／３の場合の図
４の回路のタイミングチャートを示す。図５は水平方向
に、図６は垂直方向に縮小する場合を示している。水平
間引き回路１２は水平縮小率に応じた水平間引き信号１
１３をクロック１１１に同期させて出力する。垂直間引
き回路１４は垂直縮小率に応じた垂直間引き信号１１７
を水平同期信号１１５に同期させて出力する。
【０００３】水平アドレスカウンタ１３は水平間引き信
号１１３が“Ｈ”で且つクロック１１１が立ち上がった
時にカウンタの値１だけ歩進し、水平同期信号１１５が
“Ｌ”の時にカウンタの値を“０”にリセットする。
号１１３が“Ｈ”で且つクロック１１１が立ち上がった
時にカウンタの値１だけ歩進し、水平同期信号１１５が
“Ｌ”の時にカウンタの値を“０”にリセットする。
【０００４】垂直アドレスカウンタ１５は垂直間引き信
号１１７が“Ｈ”で且つ水平同期信号１１５が立ち下が
った時にカウンタの値を１だけ歩進し、垂直同期信号が
“Ｌ”（第１フィールド）の時に垂直アドレスカウンタ
値を２倍した値のＬＳＢを“０”とした値を、フィール
ド切り換え信号が“Ｈ”（第２フィールド）の時に垂直
アドレスカウンタを２倍した値のＬＳＢを“１”とした
値をフレームメモリの垂直アドレスとして出力する。
号１１７が“Ｈ”で且つ水平同期信号１１５が立ち下が
った時にカウンタの値を１だけ歩進し、垂直同期信号が
“Ｌ”（第１フィールド）の時に垂直アドレスカウンタ
値を２倍した値のＬＳＢを“０”とした値を、フィール
ド切り換え信号が“Ｈ”（第２フィールド）の時に垂直
アドレスカウンタを２倍した値のＬＳＢを“１”とした
値をフレームメモリの垂直アドレスとして出力する。
【０００５】書き込み制御部１６は水平間引き信号１１
３が“Ｈ”で且つ垂直間引き信号１１７が“Ｈ”の時に
画像データ１２０をフレームメモリ１７に書き込むため
の書き込み信号１１９（“Ｈ→Ｌ→Ｈ”）を出力する。
３が“Ｈ”で且つ垂直間引き信号１１７が“Ｈ”の時に
画像データ１２０をフレームメモリ１７に書き込むため
の書き込み信号１１９（“Ｈ→Ｌ→Ｈ”）を出力する。
【０００６】
【発明が解決しようとする課題】図４において、垂直間
引き回路１４は垂直同期信号毎に同一動作を繰り返すた
め、第１フィールドと第２フィールドとの同一ラインが
間引かれてしまい、ノンインターレースイメージで考え
た場合、２ライン連続して間引かれる。この様子を図７
に示す。垂直縮小率は２／３であり、同図においてＸが
間引かれるラインである。第１フィールドの２ライン目
（Ｄ２Ｌ），５ライン目（Ｄ５Ｌ），８ライン目（Ｄ８
Ｌ），…，第２フィールドの２ライン目（Ｅ２Ｌ），５
ライン目（Ｅ５Ｌ），８ライン目（Ｅ８Ｌ），…が間引
かれ、フレームメモリに書き込まれる。フレームメモリ
からノンインターレースで読み出し表示する場合、読み
出し順は、Ｄ０Ｌ，Ｅ０Ｌ，Ｄ１Ｌ，Ｅ１Ｌ，Ｄ３Ｌ，
Ｅ３Ｌ，Ｄ４Ｌ，Ｅ４Ｌ，Ｄ６Ｌ，Ｅ６Ｌ，…となり、
Ｄ２ＬとＥ２ＬおよびＤ５ＬとＥ５Ｌが２ライン連続し
て間引かれ、この部分の不連続性が画質の劣化につなが
るという問題が発生していた。
引き回路１４は垂直同期信号毎に同一動作を繰り返すた
め、第１フィールドと第２フィールドとの同一ラインが
間引かれてしまい、ノンインターレースイメージで考え
た場合、２ライン連続して間引かれる。この様子を図７
に示す。垂直縮小率は２／３であり、同図においてＸが
間引かれるラインである。第１フィールドの２ライン目
（Ｄ２Ｌ），５ライン目（Ｄ５Ｌ），８ライン目（Ｄ８
Ｌ），…，第２フィールドの２ライン目（Ｅ２Ｌ），５
ライン目（Ｅ５Ｌ），８ライン目（Ｅ８Ｌ），…が間引
かれ、フレームメモリに書き込まれる。フレームメモリ
からノンインターレースで読み出し表示する場合、読み
出し順は、Ｄ０Ｌ，Ｅ０Ｌ，Ｄ１Ｌ，Ｅ１Ｌ，Ｄ３Ｌ，
Ｅ３Ｌ，Ｄ４Ｌ，Ｅ４Ｌ，Ｄ６Ｌ，Ｅ６Ｌ，…となり、
Ｄ２ＬとＥ２ＬおよびＤ５ＬとＥ５Ｌが２ライン連続し
て間引かれ、この部分の不連続性が画質の劣化につなが
るという問題が発生していた。
【０００７】本発明は上記従来の問題点を解決するもの
で、インターレース信号の垂直縮小時に一様な間引きを
行う画像縮小装置を提供することを目的としている。
で、インターレース信号の垂直縮小時に一様な間引きを
行う画像縮小装置を提供することを目的としている。
【０００８】
【課題を解決するための手段】この目的を達成するため
に本発明の画像縮小装置は、画像データを記憶するフレ
ームメモリと、水平縮小率から水平間引き信号を出力す
る水平間引き回路と、垂直縮小率から垂直間引き信号を
出力する垂直間引き回路と、水平同期信号を遅延させる
遅延回路と、水平同期信号と前記遅延回路によって遅延
した水平同期信号との論理積を行うＡＮＤ回路と、水平
同期信号と前記遅延回路によって遅延した水平同期信号
とをフィールド切り換え信号によって選択する選択回路
と、水平方向のアドレスを発生する水平アドレスカウン
タ回路と、垂直方向のアドレスを発生する垂直アドレス
カウンタ回路と、前記垂直間引き信号をラッチする垂直
間引き信号ラッチ回路と、前記垂直アドレスカウンタの
出力をラッチする垂直アドレスラッチ回路と、フレーム
メモリへの画像データの書き込みを制御する書き込み制
御回路を有している。
に本発明の画像縮小装置は、画像データを記憶するフレ
ームメモリと、水平縮小率から水平間引き信号を出力す
る水平間引き回路と、垂直縮小率から垂直間引き信号を
出力する垂直間引き回路と、水平同期信号を遅延させる
遅延回路と、水平同期信号と前記遅延回路によって遅延
した水平同期信号との論理積を行うＡＮＤ回路と、水平
同期信号と前記遅延回路によって遅延した水平同期信号
とをフィールド切り換え信号によって選択する選択回路
と、水平方向のアドレスを発生する水平アドレスカウン
タ回路と、垂直方向のアドレスを発生する垂直アドレス
カウンタ回路と、前記垂直間引き信号をラッチする垂直
間引き信号ラッチ回路と、前記垂直アドレスカウンタの
出力をラッチする垂直アドレスラッチ回路と、フレーム
メモリへの画像データの書き込みを制御する書き込み制
御回路を有している。
【０００９】この構成によって、垂直間引き回路を水平
同期信号の２倍速で動作させ、第１フィールドと第２フ
ィールドとで垂直間引き信号および垂直アドレスカウン
タの出力を選択ラッチすることで、ノンインターレース
イメージでラインを間引くことができ、不必要に間引き
が連続することがない。これにより、画質の劣化を防ぐ
ことができる。
同期信号の２倍速で動作させ、第１フィールドと第２フ
ィールドとで垂直間引き信号および垂直アドレスカウン
タの出力を選択ラッチすることで、ノンインターレース
イメージでラインを間引くことができ、不必要に間引き
が連続することがない。これにより、画質の劣化を防ぐ
ことができる。
【００１０】
【実施例】以下に本発明の実施例について図面を参照し
ながら説明する。
ながら説明する。
【００１１】図１は本発明の一実施例の構成を示すブロ
ック図である。図１において、１は水平同期信号１００
を遅延させるための遅延回路、２は水平同期信号１００
と遅延回路１の出力との論理積を行うＡＮＤ回路、３は
水平同期信号１００と遅延回路１の出力１０１とをフィ
ールド切り換え信号で選択出力する選択回路、４は垂直
縮小率に応じた垂直間引き信号１０４を出力する垂直間
引き回路、５はフレームメモリ１１の垂直方向のアドレ
スを発生する垂直アドレスカウンタ、６は垂直間引き信
号１０４をラッチする垂直間引き信号ラッチ回路、７は
垂直アドレスカウンタ５の出力をラッチする垂直アドレ
スラッチ回路、８は水平縮小率に応じた水平間引き信号
１０８を出力する水平間引き回路、９はフレームメモリ
１１の水平方向のアドレスを発生する水平アドレスカウ
ンタ、１０は垂直間引き信号ラッチ回路６の出力と水平
間引き信号１０８よりフレームメモリ１１への画像デー
タの書き込みを制御する書き込み制御回路、１１は画像
データを書き込みフレームメモリである。
ック図である。図１において、１は水平同期信号１００
を遅延させるための遅延回路、２は水平同期信号１００
と遅延回路１の出力との論理積を行うＡＮＤ回路、３は
水平同期信号１００と遅延回路１の出力１０１とをフィ
ールド切り換え信号で選択出力する選択回路、４は垂直
縮小率に応じた垂直間引き信号１０４を出力する垂直間
引き回路、５はフレームメモリ１１の垂直方向のアドレ
スを発生する垂直アドレスカウンタ、６は垂直間引き信
号１０４をラッチする垂直間引き信号ラッチ回路、７は
垂直アドレスカウンタ５の出力をラッチする垂直アドレ
スラッチ回路、８は水平縮小率に応じた水平間引き信号
１０８を出力する水平間引き回路、９はフレームメモリ
１１の水平方向のアドレスを発生する水平アドレスカウ
ンタ、１０は垂直間引き信号ラッチ回路６の出力と水平
間引き信号１０８よりフレームメモリ１１への画像デー
タの書き込みを制御する書き込み制御回路、１１は画像
データを書き込みフレームメモリである。
【００１２】次に動作について図２を参照しながら説明
する。水平方向の縮小については従来と同一であるため
説明は省略する。垂直方向の縮小方法についてのみ説明
する。垂直縮小率は、２／３とする。遅延回路１および
ＡＮＤ回路２により、水平同期信号１００の２倍速の信
号である倍速水平同期信号１０２を得る。選択回路３は
フィールド切り換え信号が第１フィールドを示す時に水
平同期信号１００を選択し、第２フィールドを示す時に
遅延回路１の出力１０１を選択出力する。
する。水平方向の縮小については従来と同一であるため
説明は省略する。垂直方向の縮小方法についてのみ説明
する。垂直縮小率は、２／３とする。遅延回路１および
ＡＮＤ回路２により、水平同期信号１００の２倍速の信
号である倍速水平同期信号１０２を得る。選択回路３は
フィールド切り換え信号が第１フィールドを示す時に水
平同期信号１００を選択し、第２フィールドを示す時に
遅延回路１の出力１０１を選択出力する。
【００１３】垂直間引き回路４は垂直ゲート信号が
“Ｈ”になった時点から垂直間引き動作を開始し、倍速
水平同期信号１０２の立ち下がりに同期して、３回に１
回の割合で１周期分（立ち下がりから次の立ち下がりま
で）だけ垂直間引き信号を“Ｌ”にする。垂直間引き信
号ラッチ回路６は垂直間引き信号１０４を選択回路３の
出力の立ち上がりでラッチする。
“Ｈ”になった時点から垂直間引き動作を開始し、倍速
水平同期信号１０２の立ち下がりに同期して、３回に１
回の割合で１周期分（立ち下がりから次の立ち下がりま
で）だけ垂直間引き信号を“Ｌ”にする。垂直間引き信
号ラッチ回路６は垂直間引き信号１０４を選択回路３の
出力の立ち上がりでラッチする。
【００１４】書き込み制御回路１０は水平間引き信号１
０８が“Ｈ”で且つ垂直間引き信号ラッチ回路６の出力
１０５が“Ｈ”の時、画像データの書き込み信号１０９
をイネーブルにする。垂直アドレスカウンタ１０６は垂
直間引き信号１０４が“Ｈ”の時の倍速水平同期信号１
０２の立ち下がりで内部カウンタを１だけ歩進し、垂直
同期信号“Ｌ”の時に内部カウンタをリセットする。
０８が“Ｈ”で且つ垂直間引き信号ラッチ回路６の出力
１０５が“Ｈ”の時、画像データの書き込み信号１０９
をイネーブルにする。垂直アドレスカウンタ１０６は垂
直間引き信号１０４が“Ｈ”の時の倍速水平同期信号１
０２の立ち下がりで内部カウンタを１だけ歩進し、垂直
同期信号“Ｌ”の時に内部カウンタをリセットする。
【００１５】垂直アドレスラッチ回路７は、垂直アドレ
スカウンタの出力１０６を選択回路３の出力の立ち上が
りでラッチし、フレームメモリの垂直アドレスとして出
力する。このような動作により図３に示すように、フレ
ームメモリには、第１フィールドの０ライン目（Ｄ０
Ｌ），第２フィールドの０ライン目（Ｅ０Ｌ），第２フ
ィールドの１ライン目（Ｅ１Ｌ），第１フィールドの２
ライン目（Ｄ２Ｌ），第１フィールドの３ライン目（Ｄ
３Ｌ），…の順で画像データ１１０が書き込まれる。
スカウンタの出力１０６を選択回路３の出力の立ち上が
りでラッチし、フレームメモリの垂直アドレスとして出
力する。このような動作により図３に示すように、フレ
ームメモリには、第１フィールドの０ライン目（Ｄ０
Ｌ），第２フィールドの０ライン目（Ｅ０Ｌ），第２フ
ィールドの１ライン目（Ｅ１Ｌ），第１フィールドの２
ライン目（Ｄ２Ｌ），第１フィールドの３ライン目（Ｄ
３Ｌ），…の順で画像データ１１０が書き込まれる。
【００１６】
【発明の効果】以上のように本発明は、垂直間引き回路
を水平同期信号の２倍で動作させ、第１フィールドと第
２フィールドとで垂直間引き信号および垂直アドレスカ
ウンタの出力を選択ラッチすることで、ノンインターレ
ースイメージでラインを間引くことができ、不必要に間
引きが連続することがない。これにより、画質の劣化を
防ぐことができる。
を水平同期信号の２倍で動作させ、第１フィールドと第
２フィールドとで垂直間引き信号および垂直アドレスカ
ウンタの出力を選択ラッチすることで、ノンインターレ
ースイメージでラインを間引くことができ、不必要に間
引きが連続することがない。これにより、画質の劣化を
防ぐことができる。
【図１】本発明の一実施例を示すブロック図である。
【図２】図１の装置の動作を説明するためのタイミング
チャートである。
チャートである。
【図３】本発明による垂直方向縮小動作例を説明するた
めの図である。
めの図である。
【図４】従来の画像縮小装置の構成を示すブロック図で
ある。
ある。
【図５】図４の装置の水平方向縮小動作を説明するため
のタイミングチャートである。
のタイミングチャートである。
【図６】図４の装置の垂直方向縮小動作を説明するため
のタイミングチャートである。
のタイミングチャートである。
【図７】図４の装置による垂直方向縮小動作例を説明す
るための図である。
るための図である。
１ 遅延回路 ２ ＡＮＤ回路 ３ 選択回路 ４，１４ 垂直間引き回路 ５，１５ 垂直アドレスカウンタ ６，７ ラッチ回路 ８，１２ 水平間引き回路 ９，１３ 水平アドレスカウンタ １０，１６ 書き込み制御回路 １１，１７ フレームメモリ
Claims (1)
- 【請求項１】 画像データを書き込み記憶するフレーム
メモリと、画像の垂直縮小率に対応した垂直間引き信号
を発生する垂直間引き回路と、前記間引き信号に対応し
て垂直アドレスを発生する垂直アドレスカウンタと、前
記垂直間引き信号をラッチするための垂直間引き信号ラ
ッチ回路と、前記垂直アドレスカウンタの出力をラッチ
する垂直アドレスラッチ回路と、水平同期信号を遅延さ
せる遅延回路と、前記水平同期信号と前記遅延回路の出
力との論理積をとり前記水平同期信号の２倍速の倍速水
平同期信号を出力するＡＮＤ回路と、前記水平同期信号
と前記遅延回路の出力とを選択し前記垂直間引き信号ラ
ッチ回路および前記垂直アドレスラッチ回路のラッチ信
号を出力する選択回路と、前記間引き信号に対応してフ
レームメモリへの書き込み信号を制御する書き込み制御
回路を備え、前記垂直間引き回路および前記垂直アドレ
スカウンタを前記倍速水平同期信号で動作させることを
特徴とする画像縮小装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5316153A JP2705547B2 (ja) | 1993-12-16 | 1993-12-16 | 画像縮小装置 |
| US08/356,846 US5552834A (en) | 1993-12-16 | 1994-12-15 | Apparatus for displaying an image in a reduced scale by sampling out an interlace video signal uniformly in a vertical direction without sampling out successive lines |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5316153A JP2705547B2 (ja) | 1993-12-16 | 1993-12-16 | 画像縮小装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07170449A true JPH07170449A (ja) | 1995-07-04 |
| JP2705547B2 JP2705547B2 (ja) | 1998-01-28 |
Family
ID=18073871
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5316153A Expired - Lifetime JP2705547B2 (ja) | 1993-12-16 | 1993-12-16 | 画像縮小装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5552834A (ja) |
| JP (1) | JP2705547B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6392701B1 (en) | 1996-12-06 | 2002-05-21 | Matsushita Electric Industrial, Co., Ltd. | Image size reducing method and image size reducing apparatus using the same |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3308129B2 (ja) * | 1995-03-27 | 2002-07-29 | ソニー株式会社 | 画像信号復号化方法及び画像信号復号化装置 |
| FI115674B (fi) * | 2000-06-30 | 2005-06-15 | Nokia Corp | Menetelmä ja järjestelmä merkintäkielipohjaisten sivujen esittämiseksi kannettavissa laitteissa |
| JP2005149420A (ja) * | 2003-11-19 | 2005-06-09 | Sanyo Electric Co Ltd | 画像処理装置、画像処理方法及び画像処理プログラム |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4134128A (en) * | 1976-03-19 | 1979-01-09 | Rca Corporation | Television picture size altering apparatus |
| WO1982003741A1 (en) * | 1981-04-10 | 1982-10-28 | Bennett Phillip Patrick | System for spatially transforming images |
| US4412252A (en) * | 1981-06-01 | 1983-10-25 | Ncr Corporation | Image reduction system |
| US4661987A (en) * | 1985-06-03 | 1987-04-28 | The United States Of America As Represented By The Secretary Of The Navy | Video processor |
| KR930004307B1 (ko) * | 1989-06-15 | 1993-05-22 | 샤프 가부시끼가이샤 | 영상 신호의 주사선 수 변환 장치, 이것을 사용한 다운 컨버터 및 그 화면 텔레비젼 수상기 |
| JPH0437962A (ja) * | 1990-06-01 | 1992-02-07 | Matsushita Electric Ind Co Ltd | 画像縮小装置 |
| US5351087A (en) * | 1990-06-01 | 1994-09-27 | Thomson Consumer Electronics, Inc. | Two stage interpolation system |
| US5025315A (en) * | 1990-09-06 | 1991-06-18 | Chips And Technologies, Inc. | Method and apparatus for scaling interlaced images |
| JP3034659B2 (ja) * | 1991-09-26 | 2000-04-17 | 株式会社日立製作所 | 拡大画面表示回路及びそれに用いられる水平フィルタ回路 |
| JP3022664B2 (ja) * | 1991-11-08 | 2000-03-21 | 日本電気ホームエレクトロニクス株式会社 | 画像表示サイズ可変回路 |
-
1993
- 1993-12-16 JP JP5316153A patent/JP2705547B2/ja not_active Expired - Lifetime
-
1994
- 1994-12-15 US US08/356,846 patent/US5552834A/en not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6392701B1 (en) | 1996-12-06 | 2002-05-21 | Matsushita Electric Industrial, Co., Ltd. | Image size reducing method and image size reducing apparatus using the same |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2705547B2 (ja) | 1998-01-28 |
| US5552834A (en) | 1996-09-03 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19970909 |