JPH0564374B2 - - Google Patents
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- Publication number
- JPH0564374B2 JPH0564374B2 JP7575085A JP7575085A JPH0564374B2 JP H0564374 B2 JPH0564374 B2 JP H0564374B2 JP 7575085 A JP7575085 A JP 7575085A JP 7575085 A JP7575085 A JP 7575085A JP H0564374 B2 JPH0564374 B2 JP H0564374B2
- Authority
- JP
- Japan
- Prior art keywords
- list
- address
- data
- list cell
- register
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 238000010586 diagram Methods 0.000 description 8
- 238000000034 method Methods 0.000 description 4
- 230000006870 function Effects 0.000 description 2
Landscapes
- Devices For Executing Special Programs (AREA)
Description
（産業上の利用分野）
本発明は、リスト処理に代表される非数値処理
を高速に行う電子計算機等のリスト処理装置に関
する。 （従来の技術） 知識処理用の言語としてリスプ（Lisp）言語が
広く用いられており、リスプ言語で書かられたプ
ログラムは計算機ではリストセルとデータとによ
つて表現され実行される。 第２図ａは従来形式のリストセルの形式を示
す。従来のリストセルはデータタイプ部とアドレ
ス部とから成り、アドレス部はベースアドレス部
とオフセツトアドレス部とから構成される。第２
図ｂは上記リストセルを用いて、リストデータ
（AB）を表現した場合を示す。すなわち、リス
トのノードは、上記リストセルを２個用いて表現
される。また、リストセルとデータＡとＢとは記
憶装置では異なる領域に保存されアドレス部のベ
ースアドレス部が領域を固定し、オフセツトアド
レス部はベースアドレス部で選択された領域の中
のアドレスを示す。 １つのリストセルは通常32ビツトで表現され、
この場合にはアドレス部は24ビツトで表現され
る。従つて、リストセルやデータを保存できるア
ドレス空間は24ビツトで表現される範囲に限定さ
れる。 （発明が解決しようとする問題点） しかしながら、リスプで書かれたプログラム
は、24ビツトを越えるリストセルやデータを扱う
必要がしばしば生じる。このような場合には、従
来のリストセルでは構成を32ビツトから拡大しな
ければならないという問題点がある。そこで本発
明は、リストセルの拡大を行わずに、アドレス空
間を拡げることが可能なリスト処理装置を提供す
るものである。 （発明が解決しようとする問題点） 本発明の装置は、リストセルおよびデータの種
類を規定するデータタイプ部とオフセツトアドレ
ス部とから成るリストセルと前記リストセルによ
り指定されるデータとを格納する記憶手段と、前
記記憶手段から取り出されたリストセルを一時格
納するリストセルレジスタと、前記リストセルと
前記データのベースアドレスを格納するベースア
ドレス記憶手段と、前記リストセルレジスタのデ
ータタイプ部によつて選択された前記ベースアド
レス記憶手段から取り出されたベースアドレスと
前記リストセルレジスタのオフセツトアドレス部
とからなる前記リストセルのアドレスと前記デー
タのアドレスを一時格納するアドレスレジスタ
と、前記リストセルと前記データを処理する演算
手段とを含み前記リストセルおよび前記データを
リストセルのデータタイプにより規定される前記
ベースアドレス記憶手段に格納されたベースアド
レスによつて指定することを特徴とするリスト処
理装置を提供するものである。 （実施例） 次に図面を参照して本発明の実施例を説明す
る。第１図は本発明の一実施例を示すブロツク図
である。第１のリスト処理装置は記憶部１と、リ
ストセルレジスタ２と、ベースアドレス記憶部３
と、アドレスレジスタ４と、演算部５と制御部６
とから構成されている。 記憶部１は32ビツトを１語とする語構成で構成
され、リストセルとリストセルにより指示される
データとを格納している。リストセルレジスタ２
は32ビツト長のレジスタである。ベースアドレス
記憶部３は８ビツトを１語とする語構成で構成さ
れ、後述するようにデータタイプに対応するベー
スアドレスを格納している。アドレスレジスタ４
は32ビツト長のレジスタで記憶部１に供給するア
ドレスを一時格納するものである。演算部５はリ
ストセルとデータとを処理する回路であり制御部
６はリスト処理装置の各部を制御する制御信号を
発生する回路である。 第３図ａは本実施例で用いられるリストセルの
構成を示す。リストセルは８ビツトのデータタイ
プ部と24ビツトのオフセツトアドレス部とから構
成される。又、第３図ｂはデータタイプ部とデー
タタイプおよびベースアドレスの対応の一例を示
す。 第３図ｂでデータタイプ部およびベースアドレ
スは８ビツトの長さであり、16進表現の２桁で示
している。データタイプ部では、リストセルおよ
びスタツク、２進データ、文字データ、フルワー
ド領域などのデータを規定しており、それぞれに
対応するベースアドレスはリストセルおよびデー
タが記憶部で格納されているベースアドレスを規
定している。本実施例では、データタイプ部とベ
ースアドレスは同じ値になつているが、自由に設
定することが可能である。 第４図は第２図ｂに示した従来のリストセルで
表現したリストデータ（AB）を本実施例のリス
トセルで表現した時の構成を示す。 第４図は記憶部１ではリストセル
を高速に行う電子計算機等のリスト処理装置に関
する。 （従来の技術） 知識処理用の言語としてリスプ（Lisp）言語が
広く用いられており、リスプ言語で書かられたプ
ログラムは計算機ではリストセルとデータとによ
つて表現され実行される。 第２図ａは従来形式のリストセルの形式を示
す。従来のリストセルはデータタイプ部とアドレ
ス部とから成り、アドレス部はベースアドレス部
とオフセツトアドレス部とから構成される。第２
図ｂは上記リストセルを用いて、リストデータ
（AB）を表現した場合を示す。すなわち、リス
トのノードは、上記リストセルを２個用いて表現
される。また、リストセルとデータＡとＢとは記
憶装置では異なる領域に保存されアドレス部のベ
ースアドレス部が領域を固定し、オフセツトアド
レス部はベースアドレス部で選択された領域の中
のアドレスを示す。 １つのリストセルは通常32ビツトで表現され、
この場合にはアドレス部は24ビツトで表現され
る。従つて、リストセルやデータを保存できるア
ドレス空間は24ビツトで表現される範囲に限定さ
れる。 （発明が解決しようとする問題点） しかしながら、リスプで書かれたプログラム
は、24ビツトを越えるリストセルやデータを扱う
必要がしばしば生じる。このような場合には、従
来のリストセルでは構成を32ビツトから拡大しな
ければならないという問題点がある。そこで本発
明は、リストセルの拡大を行わずに、アドレス空
間を拡げることが可能なリスト処理装置を提供す
るものである。 （発明が解決しようとする問題点） 本発明の装置は、リストセルおよびデータの種
類を規定するデータタイプ部とオフセツトアドレ
ス部とから成るリストセルと前記リストセルによ
り指定されるデータとを格納する記憶手段と、前
記記憶手段から取り出されたリストセルを一時格
納するリストセルレジスタと、前記リストセルと
前記データのベースアドレスを格納するベースア
ドレス記憶手段と、前記リストセルレジスタのデ
ータタイプ部によつて選択された前記ベースアド
レス記憶手段から取り出されたベースアドレスと
前記リストセルレジスタのオフセツトアドレス部
とからなる前記リストセルのアドレスと前記デー
タのアドレスを一時格納するアドレスレジスタ
と、前記リストセルと前記データを処理する演算
手段とを含み前記リストセルおよび前記データを
リストセルのデータタイプにより規定される前記
ベースアドレス記憶手段に格納されたベースアド
レスによつて指定することを特徴とするリスト処
理装置を提供するものである。 （実施例） 次に図面を参照して本発明の実施例を説明す
る。第１図は本発明の一実施例を示すブロツク図
である。第１のリスト処理装置は記憶部１と、リ
ストセルレジスタ２と、ベースアドレス記憶部３
と、アドレスレジスタ４と、演算部５と制御部６
とから構成されている。 記憶部１は32ビツトを１語とする語構成で構成
され、リストセルとリストセルにより指示される
データとを格納している。リストセルレジスタ２
は32ビツト長のレジスタである。ベースアドレス
記憶部３は８ビツトを１語とする語構成で構成さ
れ、後述するようにデータタイプに対応するベー
スアドレスを格納している。アドレスレジスタ４
は32ビツト長のレジスタで記憶部１に供給するア
ドレスを一時格納するものである。演算部５はリ
ストセルとデータとを処理する回路であり制御部
６はリスト処理装置の各部を制御する制御信号を
発生する回路である。 第３図ａは本実施例で用いられるリストセルの
構成を示す。リストセルは８ビツトのデータタイ
プ部と24ビツトのオフセツトアドレス部とから構
成される。又、第３図ｂはデータタイプ部とデー
タタイプおよびベースアドレスの対応の一例を示
す。 第３図ｂでデータタイプ部およびベースアドレ
スは８ビツトの長さであり、16進表現の２桁で示
している。データタイプ部では、リストセルおよ
びスタツク、２進データ、文字データ、フルワー
ド領域などのデータを規定しており、それぞれに
対応するベースアドレスはリストセルおよびデー
タが記憶部で格納されているベースアドレスを規
定している。本実施例では、データタイプ部とベ
ースアドレスは同じ値になつているが、自由に設
定することが可能である。 第４図は第２図ｂに示した従来のリストセルで
表現したリストデータ（AB）を本実施例のリス
トセルで表現した時の構成を示す。 第４図は記憶部１ではリストセル
【式】（以下これを“文字（AO）、
100”と記す）を7F100番地に、リストセル“リ
スト（7F）、201”を7F101番地に、リストセル
“文字（AO）、100”を7F201番地に、データＡを
AO100番地に、データＢをAO101番地に格納し
ていることも示している。 第５図は第３図ｂで示したデータタイプ部とベ
ースアドレスとを規定する場合にベースアドレス
記憶部３に貯えるベースアドレス値を示し、16進
表現で00番地には値00、7F番地には値7F、AO番
地には値AOが格納されることを示す。 本実施例では、60番地には値00が、01番地には
値01が、…AO番地には値AOが格納されている
が、これらの値は他の自由な値に設定することも
可能である。 先ず最初に、第４図に示したリストデータ
（AB）についてリスプ関数Atomを実行する過程
を説明する。すなわちAtom〔（AB）〕を実行する
場合には、演算部５より信号線５１を介してリス
トセル“リスト（7F）、100”がリストセルレジ
スタ２にセツトされる。この値を信号線２３を介
して演算部５に取り込み、データタイプ部の値
“7F”をしらべることによりリストセルであるこ
とが判る。このため、リスプのAtomデータでな
いことが判明し、False値を出力する。 次に、第４図に示したリストデータ（AB）に
ついてリスプ関数Cdaarを実行する過程を示す。
すなわち、Cdaar〔（AB）〕を実行する場合には、
演算部５より信号線５１を介して、“リスト
（7F）、100”がリストセルレジスタ２にセツトさ
れる。リストセルレジスタ２のデータタイプ部の
値“7F”により信号線２１を介してベースアド
レス記憶部３をアクセスし、7F番地の値7Fを信
号線３１を介して取り出しアドレスレジスタ４の
上位部にセツトする。同時に、リストセルレジス
タ２のオフセツトアドレス部の値“100”を信号
線２２を介してアドレスレジスタ４の下位部にセ
ツトする。 次に、アドレスレジスタ４にセツトされた値
“7F、100”を信号線４１を介して記憶部１に送
り、Cdaarのcdr処理を行うために、“7F、100”
の次の番地である“7F、101”のデータを読み出
し、リストセルレジスタ２にセツトする。この処
理によつて、リストセルレジスタ２には第４図で
示されるように“7F、201”がセツトされる。同
様な処理を行つてアドレスレジスタ２には“7F、
201”がセツトされる。 この値をもとにcar処理を行うために信号線４
１を介して“7F、201”を送り、“文字（AO）、
101”を取り出しリストセルレジスタ２にセツト
する。 更に、car処理を行うために、リストセルレジ
スタ２の“文字（AO）、101”に基づいて同様な
処理を行い、“AO、101”番地の値である文字
“Ｂ”を取り出しリストセルレジスタ２にセツト
することによりCdaarの処理が終了する。 以上、本発明の一実施例を示したが、リストセ
ルのデータタイプ部を利用することにより、アド
レス空間を拡大できることを示した。すなわち、
従来例では24ビツトのアドレス表現に限定された
のに対し、本実施例では32ビツト長のリストセル
表現であるにもかかわらず32ビツトのアドレス表
現が可能になる。すなわち、本実施例では、リス
トセルのデータタイプ部はデータタイプを示すと
ともに、そのデータが蓄積されている記憶部１の
ベースアドレスを示している。 （発明の効果） 本発明によれば、データタイプ部をベースアド
レス指定に利用することによりビツト幅の小さい
リストデータを用いても、大きなアドレス空間を
示すリスト処理装置を提供できる。
スト（7F）、201”を7F101番地に、リストセル
“文字（AO）、100”を7F201番地に、データＡを
AO100番地に、データＢをAO101番地に格納し
ていることも示している。 第５図は第３図ｂで示したデータタイプ部とベ
ースアドレスとを規定する場合にベースアドレス
記憶部３に貯えるベースアドレス値を示し、16進
表現で00番地には値00、7F番地には値7F、AO番
地には値AOが格納されることを示す。 本実施例では、60番地には値00が、01番地には
値01が、…AO番地には値AOが格納されている
が、これらの値は他の自由な値に設定することも
可能である。 先ず最初に、第４図に示したリストデータ
（AB）についてリスプ関数Atomを実行する過程
を説明する。すなわちAtom〔（AB）〕を実行する
場合には、演算部５より信号線５１を介してリス
トセル“リスト（7F）、100”がリストセルレジ
スタ２にセツトされる。この値を信号線２３を介
して演算部５に取り込み、データタイプ部の値
“7F”をしらべることによりリストセルであるこ
とが判る。このため、リスプのAtomデータでな
いことが判明し、False値を出力する。 次に、第４図に示したリストデータ（AB）に
ついてリスプ関数Cdaarを実行する過程を示す。
すなわち、Cdaar〔（AB）〕を実行する場合には、
演算部５より信号線５１を介して、“リスト
（7F）、100”がリストセルレジスタ２にセツトさ
れる。リストセルレジスタ２のデータタイプ部の
値“7F”により信号線２１を介してベースアド
レス記憶部３をアクセスし、7F番地の値7Fを信
号線３１を介して取り出しアドレスレジスタ４の
上位部にセツトする。同時に、リストセルレジス
タ２のオフセツトアドレス部の値“100”を信号
線２２を介してアドレスレジスタ４の下位部にセ
ツトする。 次に、アドレスレジスタ４にセツトされた値
“7F、100”を信号線４１を介して記憶部１に送
り、Cdaarのcdr処理を行うために、“7F、100”
の次の番地である“7F、101”のデータを読み出
し、リストセルレジスタ２にセツトする。この処
理によつて、リストセルレジスタ２には第４図で
示されるように“7F、201”がセツトされる。同
様な処理を行つてアドレスレジスタ２には“7F、
201”がセツトされる。 この値をもとにcar処理を行うために信号線４
１を介して“7F、201”を送り、“文字（AO）、
101”を取り出しリストセルレジスタ２にセツト
する。 更に、car処理を行うために、リストセルレジ
スタ２の“文字（AO）、101”に基づいて同様な
処理を行い、“AO、101”番地の値である文字
“Ｂ”を取り出しリストセルレジスタ２にセツト
することによりCdaarの処理が終了する。 以上、本発明の一実施例を示したが、リストセ
ルのデータタイプ部を利用することにより、アド
レス空間を拡大できることを示した。すなわち、
従来例では24ビツトのアドレス表現に限定された
のに対し、本実施例では32ビツト長のリストセル
表現であるにもかかわらず32ビツトのアドレス表
現が可能になる。すなわち、本実施例では、リス
トセルのデータタイプ部はデータタイプを示すと
ともに、そのデータが蓄積されている記憶部１の
ベースアドレスを示している。 （発明の効果） 本発明によれば、データタイプ部をベースアド
レス指定に利用することによりビツト幅の小さい
リストデータを用いても、大きなアドレス空間を
示すリスト処理装置を提供できる。
第１図は本発明の一実施例を示すブロツク図、
第２図ａは従来方式のリストセルを示す構成図、
第２図ｂは従来方式のリストデータの一例を示す
構成図、第３図ａは本発明の実施例のリストセル
を示す構成図、第３図ｂは本発明の実施例のデー
タタイプ部、データタイプおよびベースアドレス
の関係を示す図、第４図はリストデータの一例を
示す構成図、第５図はベースアドレス記憶部の内
容を示す図である。 １……記憶部、２……リストセルレジスタ、３
……ベースアドレス記憶部、４……アドレスレジ
スタ、５……演算部、６……制御部。
第２図ａは従来方式のリストセルを示す構成図、
第２図ｂは従来方式のリストデータの一例を示す
構成図、第３図ａは本発明の実施例のリストセル
を示す構成図、第３図ｂは本発明の実施例のデー
タタイプ部、データタイプおよびベースアドレス
の関係を示す図、第４図はリストデータの一例を
示す構成図、第５図はベースアドレス記憶部の内
容を示す図である。 １……記憶部、２……リストセルレジスタ、３
……ベースアドレス記憶部、４……アドレスレジ
スタ、５……演算部、６……制御部。
Claims (1)
- 【特許請求の範囲】 １ リストセルおよびデータの種類を規定するデ
ータタイプ部とオフセツトアドレス部とから成る
リストセルと前記リストセルにより指定されるデ
ータとを格納する記憶手段と、 前記記憶手段から取り出されたリストセルを一
時格納するリストセルレジスタと、 前記リストセルと前記データのベースアドレス
を格納するベースアドレス記憶手段と、 前記リストセルレジスタのデータタイプ部によ
つて選択された前記ベースアドレス記憶手段から
取り出されたベースアドレスと前記リストセルレ
ジスタのオフセツトアドレス部とからなる前記リ
ストセルのアドレスと前記データのアドレスを一
時格納するアドレスレジスタと、 前記リストセルと前記データを処理する演算手
段とを含み前記リストセルおよび前記データをリ
ストセルのデータタイプにより規定される前記ベ
ースアドレス記憶手段に格納されたベースアドレ
スによつて指定することを特徴とするリスト処理
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7575085A JPS61234438A (ja) | 1985-04-10 | 1985-04-10 | リスト処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7575085A JPS61234438A (ja) | 1985-04-10 | 1985-04-10 | リスト処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61234438A JPS61234438A (ja) | 1986-10-18 |
| JPH0564374B2 true JPH0564374B2 (ja) | 1993-09-14 |
Family
ID=13585245
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7575085A Granted JPS61234438A (ja) | 1985-04-10 | 1985-04-10 | リスト処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61234438A (ja) |
-
1985
- 1985-04-10 JP JP7575085A patent/JPS61234438A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61234438A (ja) | 1986-10-18 |
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