JPH0377533B2 - - Google Patents
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- Publication number
- JPH0377533B2 JPH0377533B2 JP7728884A JP7728884A JPH0377533B2 JP H0377533 B2 JPH0377533 B2 JP H0377533B2 JP 7728884 A JP7728884 A JP 7728884A JP 7728884 A JP7728884 A JP 7728884A JP H0377533 B2 JPH0377533 B2 JP H0377533B2
- Authority
- JP
- Japan
- Prior art keywords
- register
- bit
- original data
- flml
- determination
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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Description
【発明の詳細な説明】
(1) 発明の技術分野
本発明は多数ビツトの原データについて
FLML命令によるビツト“１”位置を短時間に
検出できるFLML命令処理方式に関する。
FLML命令によるビツト“１”位置を短時間に
検出できるFLML命令処理方式に関する。
(2) 従来技術と問題点
大型の汎用計算機では原データについて左側か
ら順次に“１”“０”を判定し、最初に“１”と
判定したビツトの位置を求める処理の必要なこと
がある。この処理を行なう命令をFLM命令とい
う。FLMはFind Left Most Oneの略語である。
従来のFLM処理は32ビツト（４バイト）を格納
する汎用レジスタに原データを格納し、レジスタ
の内容について“１”“０”を順次に判定するこ
とであり、本処理では、32ビツト固定の原データ
のみが扱われていた。したがつて処理すべき原デ
ータが32ビツト以上となる場合が多くなつた現在
では、単一命令による32ビツト毎の処理を繰返す
必要があり、そのためデータの格納とリセツトを
繰返す処理時間が無駄となり、またFLM命令に
よる処理として最初に“１”と判定したビツトの
位置を求めるため特別な計算用処理を設けておく
必要があつた。
ら順次に“１”“０”を判定し、最初に“１”と
判定したビツトの位置を求める処理の必要なこと
がある。この処理を行なう命令をFLM命令とい
う。FLMはFind Left Most Oneの略語である。
従来のFLM処理は32ビツト（４バイト）を格納
する汎用レジスタに原データを格納し、レジスタ
の内容について“１”“０”を順次に判定するこ
とであり、本処理では、32ビツト固定の原データ
のみが扱われていた。したがつて処理すべき原デ
ータが32ビツト以上となる場合が多くなつた現在
では、単一命令による32ビツト毎の処理を繰返す
必要があり、そのためデータの格納とリセツトを
繰返す処理時間が無駄となり、またFLM命令に
よる処理として最初に“１”と判定したビツトの
位置を求めるため特別な計算用処理を設けておく
必要があつた。
(3) 発明の目的
本発明の目的は前述の欠点を改善し、記憶装置
上の可変長の原データについてFLML命令を適
用し、短時間に処理できるデータ処理方式を提供
することにある。FLMLとはFind Left Most
One Longの略語である。
上の可変長の原データについてFLML命令を適
用し、短時間に処理できるデータ処理方式を提供
することにある。FLMLとはFind Left Most
One Longの略語である。
(4) 発明の構成
前述の目的を達成するための本発明の構成は、
記憶装置に格納されている可変長の原データにつ
いて、格納アドレスと判定すべき範囲長により指
定されるアドレスのデータを判定用レジスタに転
送し、左方のビツトから順次に“１”“０”を判
定すると同時に、“０”の場合に内容を所定値更
新して“０”判定回数を計数するレジスタを設
け、判定用レジスタの内容がすべて“０”のとき
順次格納アドレスを更新して対応する記憶装置の
原データを判定用レジスタに格納し、ビツト
“１”を判定したとき判定回数を計数するレジス
タの計数値により最も左方にあるビツト“１”の
位置を求めることである。
記憶装置に格納されている可変長の原データにつ
いて、格納アドレスと判定すべき範囲長により指
定されるアドレスのデータを判定用レジスタに転
送し、左方のビツトから順次に“１”“０”を判
定すると同時に、“０”の場合に内容を所定値更
新して“０”判定回数を計数するレジスタを設
け、判定用レジスタの内容がすべて“０”のとき
順次格納アドレスを更新して対応する記憶装置の
原データを判定用レジスタに格納し、ビツト
“１”を判定したとき判定回数を計数するレジス
タの計数値により最も左方にあるビツト“１”の
位置を求めることである。
(5) 発明の実施例
第１図は本発明の一実施例を示す構成図で
MEMは原データの格納されている記憶装置、
CPUは中央処理装置を示し、DTは原データ、
FLPはFLML命令実行部、Ｒ１〜Rnは汎用レジ
スタ、r1，r2，…rnはFLML命令実行部のレジス
タ、TLはデータ伝送路を示す。今中央処理装置
CPUに対しFLML命令が FLML R1 R2 Ｄ（R3） の形式で与えられたとすると、FLML命令実行
部FLPは次のように動作する。
MEMは原データの格納されている記憶装置、
CPUは中央処理装置を示し、DTは原データ、
FLPはFLML命令実行部、Ｒ１〜Rnは汎用レジ
スタ、r1，r2，…rnはFLML命令実行部のレジス
タ、TLはデータ伝送路を示す。今中央処理装置
CPUに対しFLML命令が FLML R1 R2 Ｄ（R3） の形式で与えられたとすると、FLML命令実行
部FLPは次のように動作する。
(イ) Ｒ３で示されるアドレスにオフセツト値Ｄを
加え、その値をアドレスレジスタr2に設定す
る。
加え、その値をアドレスレジスタr2に設定す
る。
(ロ) Ｒ２で示される原データの長さを範囲用レジ
スタr3に設定する。
スタr3に設定する。
(ハ) カウンタレジスタr4に零を設定する。
(ニ) アドレスレジスタr2で示される記憶装置の内
容１バイトをビツト捜査レジスタr1に転送す
る。
容１バイトをビツト捜査レジスタr1に転送す
る。
(ホ) ビツト捜査レジスタr1の左側から順次にビツ
トが“０”か“１”かを判定する。
トが“０”か“１”かを判定する。
(ヘ) もしビツトが“０”であればカウンタレジス
タr4を「１」歩進し、ビツト判定を続行する。
タr4を「１」歩進し、ビツト判定を続行する。
(ト) ビツト捜査レジスタr1の全データ（８ビツ
ト）の捜査が終了するとアドレスレジスタr2を
「１」歩進し、範囲用レジスタr3を「１」減算
する。このとき範囲用レジスタr3が「０」でな
ければ(ニ)に戻る、もし範囲用レジスタr3が
「０」のときは、コンデイシヨンコードCCに捜
査した全ビツトが“０”の旨の値CC＝“０”を
設定して処理を終了する。
ト）の捜査が終了するとアドレスレジスタr2を
「１」歩進し、範囲用レジスタr3を「１」減算
する。このとき範囲用レジスタr3が「０」でな
ければ(ニ)に戻る、もし範囲用レジスタr3が
「０」のときは、コンデイシヨンコードCCに捜
査した全ビツトが“０”の旨の値CC＝“０”を
設定して処理を終了する。
(チ) 捜査レジスタr1におけるビツトが“１”とな
つているときは、カウンタレジスタr4の値をレ
ジスタR1に転送し、コンデイシヨンコードCC
＝“１”として処理を終了する。
つているときは、カウンタレジスタr4の値をレ
ジスタR1に転送し、コンデイシヨンコードCC
＝“１”として処理を終了する。
以上の動作をフローチヤートで示すと第２図の
ようになる。この処理で判るように単一の
FLML命令により原データの多数ビツトについ
て処理することができる。従来は単一の命令によ
り処理できるビツト長が限られていた。
ようになる。この処理で判るように単一の
FLML命令により原データの多数ビツトについ
て処理することができる。従来は単一の命令によ
り処理できるビツト長が限られていた。
(6) 発明の効果
このようにして本発明によると長いデータであ
つても、より短時間に捜査することができる。例
えばページ単位のリアル空間を論理空間に割当て
たか否か、デイスク上の論理的に区切つた空間が
使用中か否か等ビツトマツプとして管理されるデ
ータに対し、FLML命令を適用することでシス
テムの性能向上をはかることができる。
つても、より短時間に捜査することができる。例
えばページ単位のリアル空間を論理空間に割当て
たか否か、デイスク上の論理的に区切つた空間が
使用中か否か等ビツトマツプとして管理されるデ
ータに対し、FLML命令を適用することでシス
テムの性能向上をはかることができる。
第１図は本発明の一実施例の構成を示す図、第
２図は第１図の動作フローチヤートを示す。 MEM……記憶装置、DT……原データ、CPU
……中央処理装置、FLP……FLML命令実行部、
R1〜Ro……汎用レジスタ、r1，r2，…ro……
FLM命令実行部のレジスタ、TL……データ伝送
路、CC……コンデイシヨンコード。
２図は第１図の動作フローチヤートを示す。 MEM……記憶装置、DT……原データ、CPU
……中央処理装置、FLP……FLML命令実行部、
R1〜Ro……汎用レジスタ、r1，r2，…ro……
FLM命令実行部のレジスタ、TL……データ伝送
路、CC……コンデイシヨンコード。
Claims (1)
- １ 記憶装置に格納されている可変長の原データ
について、格納アドレスと判定すべき範囲長によ
り指定されるアドレスのデータを判定用レジスタ
に転送し、左方のビツトから順次に“１”“０”
を判定すると同時に、“０”の場合に内容を所定
値更新して“０”判定回数を計数するレジスタを
設け、判定用レジスタの内容がすべて“０”のと
き順次格納アドレスを更新して対応する記憶装置
の原データを判定用レジスタに格納し、ビツト
“１”を判定したとき、上記判定回数を計数する
レジスタの計数値により最も左方にあるビツト
“１”の位置を求めることを特徴とするFLML命
令処理方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7728884A JPS60220423A (ja) | 1984-04-17 | 1984-04-17 | Ｆｌｍｌ命令処理方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7728884A JPS60220423A (ja) | 1984-04-17 | 1984-04-17 | Ｆｌｍｌ命令処理方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60220423A JPS60220423A (ja) | 1985-11-05 |
| JPH0377533B2 true JPH0377533B2 (ja) | 1991-12-10 |
Family
ID=13629684
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7728884A Granted JPS60220423A (ja) | 1984-04-17 | 1984-04-17 | Ｆｌｍｌ命令処理方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60220423A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2014033866A1 (ja) | 2012-08-29 | 2014-03-06 | 富士通株式会社 | 通信装置、システム、および通信方法 |
| JP6540841B1 (ja) | 2018-02-27 | 2019-07-10 | 富士通株式会社 | 演算処理装置、情報処理装置、情報処理方法、およびプログラム |
-
1984
- 1984-04-17 JP JP7728884A patent/JPS60220423A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60220423A (ja) | 1985-11-05 |
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