JPH0564889B2 - - Google Patents

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JPH0564889B2
JPH0564889B2 JP62068762A JP6876287A JPH0564889B2 JP H0564889 B2 JPH0564889 B2 JP H0564889B2 JP 62068762 A JP62068762 A JP 62068762A JP 6876287 A JP6876287 A JP 6876287A JP H0564889 B2 JPH0564889 B2 JP H0564889B2
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electrode
voltage
terminal
resistor
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Robaato Ronan Junia Harorudo
Furankurin Hoiitorei Jun Kaaru
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General Electric Co
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    • H03K17/162—Modifications for eliminating interference voltages or currents in field-effect transistor switches without feedback from the output circuit to the control circuit
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Description

【発明の詳細な説明】 〈産業上の利用分野〉 この発明は、導電率変調電界効果トランジスタ
すなわちCOMFETのドレン−ソース導電路をス
イツチ・オフする回路に関する。
〈発明の背景〉 1985年11月発行の「ソリツド ステート テク
ノロジ（SOLID STATE TECHNOLOGY）」
の第121〜128頁に掲載されているホイートレイ
（C.F.Wheatley，Jr）氏およびドルニ（G.M.
Dolny）氏の論文「COMFET−−The Ultimate
Power De−vice；Ａ General Study of
Power Devices」には、COMFETについての一
般的な背景技術が示されている。上記の論文は本
願明細書中でも引用されている。
COMFETは絶縁ゲート制御電極を有し、入力
回路に必要とする電力を低減し、一般にその入力
回路を簡単にすることができる。しかしながら、
ソース−ドレン回路はバイポーラ・トランジスタ
のエミツタ−コレクタ回路と同様に１平方センチ
メートル当り数百アンペアの電流密度で導通させ
ることができるが、ソースからドレンへの順方向
電圧降下は僅か１ボルトかそこらである。この低
い順方向電圧降下は高電流密度において得られる
ものであるが、これはアノード領域を形成する高
抵抗エピタキシヤル層を導電率変調する少数キヤ
リヤが存在するからである。このような装置で
は、少数キヤリヤのゆつくりとした再結合によつ
て生ずるスイツチ・オフのテール部により中程度
のスイツチング速度（ミリ秒の分数値の程度）が
得られるにすぎない。さらにCOMFET構造中に
寄生シリコン制御整流器を生じさせてラツチアツ
プする好ましくない傾向がある。
スイツチング期間中の電力損失を減少させるた
めに、COMFETを出来るだけ高速でスイツチ・
オン、スイツチ・オフすることが望ましい。低内
部抵抗をもつた電圧源からCOMFETのゲートを
駆動すれば、その抵抗とCOMFETのゲート容量
との積であるRC時定数は小さくなり、高速スイ
ツチングが得られる。このような高速スイツチン
グでは、COMFETはラツチアツプに向う傾向を
示し、ゲート電極に供給される電圧による制御の
損失をきたすという好ましくない結果が生ずる。
ラツチアツプの期間中にCOMFETで利用される
エネルギが注意深く制限されていないと、ラツチ
アツプにより装置は破壊してしまう。
〈発明の概要〉 スイツチ・オンの速さがどうであれ、ソース−
ドレン間に本質的に短絡導電路を形成するために
COMFETをスイツチングしても、ラツチアツプ
の問題は生じないことを本願発明者は発見した。
本願発明者は、ソース−ドレン間の回路を本質的
に開く目的でCOMFETを急速にスイツチ・オフ
するときにのみラツチアツプが生ずる可能性のあ
ることを発見した。さらに、本願発明者はソース
−ドレン間電圧が低いときにラツチアツプは最も
生じ易く、またその時間導関数ｄ（VDS）／dtがか
なり小さいときにもラツチアツプは生ずる可能性
のあることを発見した。
上記のような観察結果に基づいて、本願発明者
はラツチアツプを防止したCOMFET用の高速ス
イツチ・オフ回路を構成した。この発明の回路で
は、振幅の減少したスイツチ・オフ電流が最初に
COMFETのゲート電極に供給される。その後、
COMFETのソース電極とドレン電極との間の電
圧が、振幅の増大したスイツチ・オフ電流が上記
COMFETのゲート電極に供給されてもラツチア
ツプが生じないような値に上昇させられたとき、
その振幅の上昇したスイツチ・オフ電流は
COMFETのゲート電極に供給されて、それが非
導通状態に切換わる速さを高める。この発明の好
ましい実施例では、COMFETのソース電極とド
レン電極との間の電圧の振幅は、増大したスイツ
チ・オフ電流の供給を制御するために感知され
る。
〈実施例の説明〉 第１図はCOMFET１０用の等価回路を示す。
COMFET１０はソース接続１１、ドレン接続１
２、およびゲート接続１３を具備している。その
構造はｎチヤンネル縦型構造金属酸化物半導体電
界効果トランジスタ（MOSFET）と類似してお
り、アノード領域として作用するP+エピタキシ
ヤル層に隣接するｎドレン領域をもつている。
COMFET１０のドレン接続１２にオーム接触し
且つ接続されたこのアノード領域は、等価pnpバ
イポーラ・トランジスタ１４のエミツタ領域であ
る。等価pnpバイポーラ・トランジスタ１４のコ
レクタは等価npnバイポーラ・トランジスタ１５
のベースに接続され、等価npnバイポーラ・トラ
ンジスタ１５のエミツタ領域はCOMFET１０の
ソース接続１１にオーム接触し且つこれに接続さ
れている。等価npnバイポーラ・トランジスタ１
５のコレクタは、シリコン制御整流器の等価回路
となる再生帰還ラツチ回路構成を完成する等価
pnpバイポーラ・トランジスタ１４のベースに接
続されている。ラツチアツプ、すなわちシリコン
制御整流器作用は、等価npnバイポーラ・トラン
ジスタ１５のベース−エミツタ間接合を充分に大
きなコンダクタンス１６で側路することによつて
防止することができる。等価pnpバイポーラ・ト
ランジスタ１４を流れるコレクタ電流に応答する
コンダクタンス１６の両端間の電圧降下は、ソー
ス接続１１を流れる電流が特定された限界値を超
過しない限り等価npnバイポーラ・トランジスタ
１５のベース−エミツタ接合を順バイアスする程
充分に大きくはない。
等価バイポーラ・トランジスタ１４および１５
が高い導通状態になつたとき、ソース接続１１と
ドレン接続１２との間の電圧は、コンダクタンス
１６の電圧降下と等価トランジスタ１４のエミツ
タ−コレクタ飽和電圧VSATとの和に実質的に等し
い値に降下する。これには等価pnpバイポーラ・
トランジスタ１４の等価コレクタ−ベース間容量
１７の放電を伴なう。容量１７は一定の値ではな
く、等価pnpバイポーラ・トランジスタ１４のコ
レクタ−ベース間電圧がそのコレクタ−ベース接
合を強く逆バイアスしていないときはより大きく
なる。
等価pnpバイポーラ・トランジスタ１４のエミ
ツタ−コレクタ電路中の導通が急速に遮断する
と、容量１７を再充電するために変位電流が流れ
る。等価pnpトランジスタ１４のコレクタ−ベー
ス接合が強く逆バイアスされていないときは、容
量１７は大きいので、上記の変位電流は最初大で
ある。この変位電流によりコンダクタンス１６の
両端間に、その間の静的電圧降下を増大させる電
圧降下の動的成分を発生させる。コンダクタンス
１６の両端間の全電圧降下は、等価npnバイポー
ラ・トランジスタ１５のベース−エミツタ接合を
順バイアスするのに充分な大きさになり好ましく
ないものとなる。もし、このような事態が発生す
ると、等価バイポーラ・トランジスタ１４および
１５の再生的ループ接続はラツチアツプ状態にな
る。これが本願発明が防止することを目的として
いるラツチアツプ状態である。
実際には、縦型構造パワーMOSFETは、エン
ハンスメント・モードの等価ｎチヤンネル
MOSFET１８と、デプリーシヨン・モード、縦
型構造の等価ｎチヤンネル接合分離ゲート電界効
果トランジスタ（JFET）１９とのカスコード接
続である。等価MOSFET１８のゲート電極は
COMFET１０のゲート接続１３になつている。
等価MOSFET１８のソース領域は、先にソース
接続１１にオーム接触し且つ接続されていると述
べた等価npnバイポーラ・トランジスタ１５のエ
ミツタ領域と同じn+領域である。このn+領域は
分離用Ｐ領域によつて囲まれている。等価JFET
１９のゲート領域はソース接続１１にオーム接触
し且つ接続されたこのＰ領域の一部分である。等
価MOSFET１８のドレン領域は等価JFET１９
のソース領域と同じであり、分離用Ｐ領域に隣接
するｎエピタキシヤル領域の表面における電極の
シートから形成された静電誘導ｎ領域である。こ
の静電誘導ｎ領域は等価JFET１９のソース・ホ
ロワ動作によつてソース接続１１における電位に
近い値に保持されている。これにより、等価
MOSFET１８の電力消費を過大にさせ、その結
果これを破壊に至らしめるような大電圧がソース
接続１１とドレン接続１２との間に生じさせる心
配なしに上記等価MOSFET１８を小チヤンネル
長の装置にすることができる。等価JFET１９の
ドレン領域は等価pnpバイポーラ・トランジスタ
１４のベース領域と同じｎ領域である。このｎ領
域は、これとP+アノード領域との整流接続によ
つてドレン接続１２の電位の1VBE以内に保たれ
ている。このアノード領域は等価pnpバイポー
ラ・トランジスタ１４のエミツタ領域で、ドレン
接続１２に接続するためにオーム接触している。
本願発明者は、ラツチアツプの現象を詳細に調
べるために種々実験を行つた。この実験の結果、
容量１７の再充電期間中に流れる変位電流はコン
ダクタンス１６の両端間の電圧降下を増大させ、
等価バイポーラ・トランジスタ１４および１５の
シリコン制御整流器接続のラツチアツプを生じさ
せるという本願発明者の予想を確なものにした。
試験回路としては、電流整流ダイオード２０が含
まれていない点を除けば第２図および第３図に示
す回路と同様な回路を使用した。この試験回路で
は、ソース接地COMFET１０にはそのドレンを
動作電圧VDDの電圧源に接続する抵抗性負荷２１
が設けられている。通常、ラツチアツプが生ずる
とCOMFETを破壊するが、ラツチアツプ期間に
電流の流れを保持するために使われるエネルギが
厳格に制限されていると、ラツチアツプが生じて
も破壊されるのを避けることができる。これによ
りラツチアツプの発生に関する調査が容易にな
る。ゲート駆動信号電圧源２４とCOMFET１０
との間には直列抵抗２２および２３からなるゲー
ト駆動抵抗が接続されている。最初の研究調査で
は、このゲート駆動抵抗およびドレン負荷抵抗２
１として各種の値のものを使用した。ゲート駆動
抵抗（２２＋２３）が減少すると、発生するラツ
チアツプの開始は若干生じ易くなり、ドレン負荷
抵抗２１が増大するとラツチアツプの開始は若干
生じ難くなる。このことは、もしｄ（VDS）／dtが
より小さく保たれていると、ラツチアツプの開始
は若干発生し難くなることを示唆している。
次に、第２図に示すように、ゲート駆動抵抗の
部分２３を図示のように極性の定められた電流整
流ダイオード２０で側路することにより試験回路
を変形した。第２図の回路では、ダイオード２０
を追加してもラツチアツプの開始には影響を与え
ることはない。ダイオード２０が導通してゲート
駆動抵抗の部分２３を側路するスイツチ・オンの
期間中のみ、上記ダイオード２０は回路の動作に
変化を与えることができる。そのため、ラツチア
ツプはCOMFET１０のスイツチオンには関係し
ないことが判つた。
次に試験回路を第３図に示すように電流整流ダ
イオード２０の極性を反転することにより変更し
た。このように極性の定められたダイオード２０
を追加すると、このダイオードは元の試験回路を
修正するためにスイツチ・オフの期間中のみ導通
することができ、ラツチアツプの開始をより生じ
易くする。これにより、ラツチアツプは
COMFET１０のスイツチ・オフに関連している
ことが確められた。
ｄ（VDS）／dtに対するラツチアツプの感度を試
験するために、第４図に示すように元の試験回路
に可変容量２５を付加した。ラツチアツプを生じ
させるのに必要な条件のセツトはオシロスコープ
でVDSを観察することにより決定された。ラツチ
アツプの開始はVDSの急速な増加部分には無関係
なことが判つた。すなわち、ラツチアツプは本質
的には容量２５の値によつて影響を受けないこと
が観察された。本願発明者は、従来の観察は根拠
のあるものであると仮定して、VDSがなお小さな
値であり、またｄ（VDS）／dtが相対的にかなり小
さくても、付帯するｄ（VDS）／dtが存在すれば、
ラツチアツプはターン・オフの期間中に生ずるに
ちがいないと結論づけた。
この結論を試験するために、元の試験回路を第
５図に示すような回路に修正した。MOSFET２
６は補助ゲート駆動信号電圧源２７から抵抗２８
を経てそのゲート電極に供給される正方向駆動信
号によつてオン状態に切換えられる、すなわちス
イツチ・オンされる。この駆動信号の正方向の変
移は、COMFET１０を遮断する（スイツチ・オ
フする）ために電圧源２４から駆動信号の負方向
変移が供給された後、調整可能な遅延を伴つて生
ずる。従つて、COMFET１０は、VDSがラツチ
アツプの生ずる可能性のある低VDSの範囲を越え
て充分に大きくなるまで、ゲート駆動信号電圧源
２４よりゲート駆動抵抗（２２＋２３）を経て供
給される信号によつて非導通状態に駆動される可
能性がある。次に、MOSFET２６が導通状態に
切換えられると、ゲート駆動信号は抵抗２９によ
つて与えられる相当に低いゲート駆動抵抗を経て
COMFET１０に供給される。この第５図の試験
回路を使用すると、COMFET１０のVDSが所定
の値に則すると直ぐにMOSFET２６が導通状態
になつて、所定のラツチアツプ電流を生じさせる
ということが判る。
本願発明者は、これらの試験結果は、次に述べ
るように破壊的なラツチアツプを避けつゝ
COMFETをより急速にスイツチ・オフできると
いうことを示していると分析した。COMFETの
ゲート電極に最初振幅の減少したスイツチ・オフ
電流を供給するための手段が設けられている。ま
た、COMFETのVDSが振幅の増大したスイツ
チ・オフ電流でラツチアツプが生ずる可能性のあ
るVDSの範囲から充分に大きくなつた後に、引続
いて上記振幅の増大したスイツチ・オフ電流を
COMFETのゲート電極に供給する手段が設けら
れている。
この後者の手段は、COMFETについてのどの
ような特定のドレン負荷に対してもVDSの上昇時
間特性についての予備知識なしに動作することが
できるものである。これを行なうための次のよう
な方法について考察してみる。制御信号に応答し
て、COMFETのゲート電極に振幅の増大したス
イツチ・オフ電流を選択的に供給するための手段
が設けられている。制御信号を発生させるため
に、振幅の増大したスイツチ・オフ電流に対して
ラツチアツプが生ずる可能性のある任意のVDSよ
りもCOMFETのVDSが何時相当に大きくなるか
を検知する手段が使用される。
第６図は上述の形式の代表的な回路を示す。
COMFET Ｑ１は第１の端子Ｔ１に接続された
ソース接続と、第２の端子Ｔ２に接続されたドレ
ン接続とを具備している。端子Ｔ１はアースされ
ているものとして示されている。主動作電源Ｂ
１、補助動作電源Ｂ２、およびクランプ電源Ｂ３
の負端子は端子Ｔ１に接続されている。端子Ｔ３
には電圧VINが供給され、この電圧VINは
COMFET Ｑ１の導通を制御するために、アー
ス値のスイツチ・オフ・レベルとの間で切換わ
る。補助動作電源Ｂ２の正端子は第４の端子Ｔ４
に接続されている。Ｑ１に対するドレン負荷は、
第２の端子Ｔ２と第５の端子Ｔ５との間を接続す
る負荷抵抗RLと負荷インダクタンスＬとの直列
接続として示されている。第５の端子Ｔ５には主
動作電源Ｂ１の正端子が接続されている。このド
レン負荷は例えばテレビジヨン受像機のフライバ
ツク変成器の入力回路と同等なものである。Ｑ１
がスイツチ・オフされたときにインダクタＬを囲
む電界が急激に減衰することによつて発生される
フライバツク電圧は、過大なVDSがＱ１に供給さ
れないようにされている。これを行なうために、
端子Ｔ２は、クランプ電圧源Ｂ３の正端子によつ
て供給されるクランプ電圧が印加される第６の端
子Ｔ６に接続された電流整流ダイオードCR１の
順方向導通によつてクランプされる。
第６図の回路の動作を説明するに当つて、以下
の説明ではCOMFET Ｑ１は最初そのソース−
ドレン間は非導通状態であると仮定する。第３の
端子Ｔ３に供給された電圧VINはアース電位にあ
り、この電圧VINは他の抵抗Ｒ２に比して比較的
大きな抵抗値をもつた抵抗Ｒ１を経て供給され
る。抵抗Ｒ２と導通状態にあるMOSFET Ｑ２
のドレン−ソース電路は、トランジスタＱ１のゲ
ート電極を端子Ｔ１におけるアース電位にクラン
プする。端子Ｔ４に供給された補助動作電圧を分
圧する抵抗Ｒ３と、抵抗Ｒ４およびＲ５の直列接
続との間の分圧作用によつてトランジスタＱ２は
導通状態に保持されている。この分圧作用は、端
子Ｔ１に接続されたソースと、Ｑ２のゲートに接
続されたドレンとを有するMOSFET Ｑ３が非
導通であることにより得られる。抵抗Ｒ５と、直
列接続された抵抗Ｒ３とＲ４との間の分圧作用に
より、端子Ｔ４における補助動作電圧の分数値が
他のMOSFET Ｑ４のゲートに供給される。こ
の分数値はMOSFET Ｑ４を導通状態にバイア
スするのに充分な大きさである。
MOSFET Ｑ４が非導通状態であれば、抵抗
Ｒ８と、直列接続された抵抗Ｒ６およびＲ７との
間の抵抗性分圧作用により、MOSFET Ｑ３の
ゲートには端子Ｔ４における補助動作電圧の分数
値が供給されるが、その分数値はMOSFET Ｑ
３を導通させるのに充分な大きさである。しかし
ながら、MOSFET Ｑ４の導通により、そのド
レンと抵抗Ｒ６とＲ７の各一端が接続される接続
点を、端子Ｔ１よりMOSFET Ｑ４のソースに
供給されるアース電位にクランプする。その結
果、MOSFET Ｑ３のゲートは抵抗Ｒ７および
Ｒ８をそれぞれ通つてアースに保持され、
MOSFET Ｑ３を非導通状態にバイアスする。
回路設計者にとつては、MOSFET Ｑ３およ
びＱ４は２つの安定状態のみを持つフリツプ・フ
ロツプ接続されており、Ｑ３が導通しているとき
はＱ４は非導通状態にあり、Ｑ４が導通している
ときはＱ３は非導通状態にあることは説明するま
でもないことである。これは、MOSFET Ｑ３
とＱ４のドレン−ゲート接続がクロス結合されて
おり、Ｑ３とＱ４が同時に導通すると非安定動作
状態にする再生帰還を与えるためである。
VINが正レベルに切換えられると、このレベル
に応答してCOMFET Ｑ１は導通状態に切換え
られ、MOSFET Ｑ３とＱ４のフリツプ・フロ
ツプ接続は、強制的にＱ３が導通し、Ｑ４が非導
通になる安定動作状態に追い込まれる。電流整流
ダイオードCR２は順方向導通し、Ｑ３のゲート
電位を正レベルのVINからCR２のオフセツト電圧
を差引いた値に上昇させる。Ｑ４のソース−ドレ
ン間電路は導通状態にあるので、容量Ｃ２の一方
の極に接続されたＱ４のドレンにおけるアース電
位にクランプするために、Ｃ２はVINの振動する
正電圧によつてＱ３の閾値電圧に向つて充電され
る。Ｑ３のゲート電圧の上昇に応答して、Ｑ３の
ドレン−ソース電路は導通状態になり、抵抗Ｒ３
とＲ４との接続点の電位を端子Ｔ１よりＱ３のソ
ース電極に供給されたアース電位に向けて引下げ
る。これによつてＱ４の順方向ゲート・バイアス
は小さくなり、その導通度を低下させる。Ｑ４の
ドレンが、端子Ｔ４における補助動作電圧から抵
抗Ｒ６の両端間の電圧降下を差引いた値に向けて
引上げられると、容量Ｃ２の充電は停止する。容
量Ｃ２を経て供給されるＱ４の上昇するドレン電
位は、先の充電によつて容量Ｃ２の両端間に現わ
れる付加正電圧によつて増強され、Ｑ３を一層強
く導通状態に追い込む。Ｑ３が導通し、Ｑ４が遮
断することにより、Ｑ３とＱ４のフリツプ・フロ
ツプ接続はその安定動作状態の他方の状態に急速
に変化する。
MOSFETQ３が導通して、そのドレンを端子
Ｔ１よりそのソースに供給されるアース電位にク
ランプすることにより、Ｑ２のゲートには順バイ
アス電位は供給されない。それによつてＱ２は非
導通状態になり、Ｑ１のゲート電極より抵抗Ｒ２
およびＱ２を経て端子Ｔ１におけるアース電位に
至る上記Ｑ１のクランプ回路は遮断される。Ｑ１
のゲートに対して予め大幅に減衰されたVINを供
給する抵抗Ｒ１とＲ２との間の分圧作用は停止す
る。
VINの全正スイツチ・オンレベルはＲ１によつ
て与えられる比較的高いゲート駆動インピーダン
スを介してMOSFET Ｑ１のゲートに供給され
る。これによつてＱ１は導通状態に切換わる。そ
のドレン電圧の変化によつて雪崩ダイオードＺ１
およびＺ２を順バイアスするように容量Ｃ１を通
つて変位電流が流れる。雪崩ダイオードＺ２の順
方向の導通によつて、MOSFET Ｑ２およびＱ
４のゲート電極がそれらのゲート絶縁に過大なス
トレスが加わるようなアース電位よりもはるかに
低い電位に駆動されるのを防止する。
その後の時点で、VINはアース・レベルに戻
り、COMFET Ｑ１はそれに応答してスイツ
チ・オフされるようになる。また、ダイオード
CR２を流れる順方向の導通は停止する。抵抗Ｒ
８と、抵抗Ｒ６およびＲ７との直列接続との間の
分圧作用により、MOSFET Ｑ３のゲートに端
子Ｔ４における補助動作電圧の分数値が供給され
る。CR２の逆方向降服電圧は補助動作電圧のこ
の分数値よりも高いので、CR２は逆方向の導通
を示さない。MOSFET Ｑ３のゲートに供給さ
れる電位はＱ３を導通状態に維持する。Ｑ３のド
レンはなおアース電位にクランプされているの
で、Ｑ２のゲートはアース電位に近く、Ｑ２を非
導通状態に維持する。端子Ｔ３におけるスイツ
チ・オフの電圧レベルは抵抗Ｒ１を経て
COMFET Ｑ１に供給される。このゲート駆動
抵抗とＱ１のゲート容量とのRC時定数は比較的
長く、そのためＱ１の初期スイツチ・オフは遅く
なる。等価pnpトランジスタＱ１のコレクタ−ベ
ース容量が再充電される速さは、容量を通つて流
れる変位電流がラツチアツプを生じさせるSCR
作用を開始させるのに充分な大きさにはならない
ように充分に遅く保たれている。
MOSFET Ｑ１のVDSの変化は50Vの降服雪崩
ダイオードＺ１の陰極に供給される。MOSFET
Ｑ１のVDSが50V以下である限り、Ｚ１は雪崩降
服を呈するには不充分な大きさに逆バイアスされ
る。VDSが50V以上になると、Ｚ１は雪崩降服を
示し、Ｑ１のVDSはさらに上昇し、Ｑ４の順方向
ゲート電位を上昇させる。これによつてＱ４のソ
ース−ドレン電路は導通状態になり、そのドレン
を端子Ｔ１を経てアースに接続されたそのソース
電位にクランプする。容量Ｃ２はスピード・アツ
プ容量で、MOSFET Ｑ４がスイツチ・オンす
るときに、このＱ４の全ドレン電圧の振れが
MOSFET Ｑ３のゲートに逆方向電位として供
給されるようにする。これによつてMOSFET
Ｑ３を導通状態から切換え、MOSFET Ｑ３と
Ｑ４のフリツプ・フロツプ接続を、Ｑ４が導通
し、Ｑ３が非導通状態になる他の安定動作状態に
する。
MOSFET Ｑ３が導通状態から非導通状態に
駆動されることにより、抵抗Ｒ３はMOSFET
Ｑ２のゲート電位を端子Ｔ４における補助動作電
位に向けて引上げる。MOSFET Ｑ２はこのゲ
ート電位の上昇に応答して強い導通状態になる。
MOSFET Ｑ１のゲートは抵抗Ｒ２と直列に接
続されたMOSFET Ｑ２のソース−ドレン電路
の低抵抗を経てアースにクランプされる。このゲ
ート駆動抵抗とＱ１のゲート容量とのRC時定数
は短かく、MOSFET Ｑ１のスイツチ・オフは
この発明の原理に従つてより急速に続く。
MOSFET Ｑ１のVDSが上昇すると、雪崩ダイ
オードＺ２は雪崩降服状態にバイアスされ、
MOSFET Ｑ４のゲート電位が過大になるのを
防止する。VDSの変化の割合が緩慢であるので、
あるいはVDSの変化がクランプ状態に順バイアス
されているCR１によつて停止されているので、
容量Ｃ１を流れる変位電流は切り詰められる。そ
のため、ダイオードＺ１およびＺ２はもはや雪崩
降服状態に維持されない。しかしながら、Ｑ４の
ゲートはなお抵抗Ｒ５と、抵抗Ｒ３とＲ４との直
列接続との間の分圧作用によつて順バイアスされ
ている。そのため、MOSFET Ｑ４は導通状態
に留まり、Ｑ３は非導通状態に留まる。
MOSFET Ｑ３は導通状態ではないので、抵抗
Ｒとと、抵抗Ｒ４とＲ５との直列接続との間の分
圧作用により、MOSFET Ｑ２のゲートの順バ
イアスを該MOSFET Ｑ２を導通状態に維持す
るように保つ。これによつて動作の状態は第６図
の回路の説明の最初の部分で仮定した初期状態に
復帰する。
【図面の簡単な説明】
第１図はより簡単な且つより一般的な素子の形
でCOMFETの等価回路を示した概略回路図、第
２図および第３図は、スイツチ・オンの期間中よ
りもスイツチ・オフの期間中にラツチアツプが生
ずることを決定するために使用された試験回路の
概略回路図、第４図は、ソース−ドレン間電圧が
低いときにラツチアツプが生ずることを決定する
ために使用された試験回路の概略回路図、第５図
は最初にラツチアツプが生ずるラツチ電流とソー
ス−ドレン間電圧との間の関係を決定するために
使用された試験回路の概略回路図、第６図はこの
発明を実施したCOMFET用の高速スイツチ・オ
フ回路の概略回路図である。 Ｑ１……導電率変調FET、Ｑ２，Ｑ３，Ｑ４
……MOSFET、Ｒ１，Ｒ２，Ｒ３，Ｒ４，Ｒ
５，Ｒ６，Ｒ７，Ｒ８……抵抗、Ｃ１，Ｃ２……
容量、Ｚ１，Ｚ２……雪崩降服ダイオード、CR
１，CR２……ダイオード。

Claims (1)

  1. 【特許請求の範囲】 １ ソース電極、ドレン電極及びゲート電極を持
    ち、ドレン電圧がソース電圧に近いときに、所定
    の絶対値より大きい振幅のスイツチ・オフ電流が
    供給されるとラツチアツプを生じ易い導電率変調
    電界効果トランジスタ（COMFET）に用いる高
    速スイツチ・オフ回路において、 上記COMFETのゲート電極に最初に上記所定
    の値より小さい振幅のスイツチ・オフ電流を供給
    する第１の手段、 上記ソース電極と上記ドレン電極との間の電圧
    が所定の大きさに達した後に、上記所定の値より
    大きい振幅のスイツチ・オフ電流を供給する第２
    の手段であつて、該所定の大きさの電圧は、上記
    所定の値より大きい振幅のスイツチ・オフ電流が
    上記ゲート電極電極に供給された場合でもラツチ
    アツプが生じることのない電圧である第２の手段
    と、 を有することを特徴とする高速スイツチ・オフ回
    路。 ２ 上記第２の手段は、上記ソース電極と上記ド
    レン電極との間の電圧が所定の大きさに達した時
    を検知する手段と、該所定の大きさの電圧に達し
    たことに応答して上記COMFETのゲート電極に
    上記所定の値より大きい振幅のスイツチ・オフ電
    流を供給する手段とで構成されている特許請求の
    範囲第１項記載の高速スイツチ・オフ回路。 ３ ソース電極、ドレン電極及びゲート電極を持
    つ、導電率変調電界効果トランジスタである第１
    のトランジスタと、上記第１のトランジスタのソ
    ース電極に接続された第１の端子と、上記第１の
    トランジスタのドレン電極に接続された第２の端
    子と、上記第１の端子との間に入力駆動信号電圧
    が印加される第３の端子と、上記第３の端子と上
    記第１のトランジスタのゲート電極との間に接続
    された第１の抵抗と、上記第１の端子と上記第２
    の端子との間に接続され、上記第１のトランジス
    タに対しソース−ドレン間電圧を供給すると共に
    負荷インピーダンスを提供する第１の手段と、高
    速スイツチ・オフ回路とよりなる組合せであつ
    て、上記高速スイツチ・オフ回路が、 各々が第１、第２及び第３の電極を持ち、それ
    ぞれの第１及び第２の電極の間のそれぞれの主電
    流導通路のコンダクタンスがそれぞれの第１及び
    第３の電極の間に印加された閾値を越える電圧に
    応じて制御される第２、第３及び第４のトランジ
    スタと、 上記第２、第３及び第４のトランジスタのそれ
    ぞれの第１の電極を上記第１の端子に接続する接
    続手段と、 上記第１のトランジスタのゲート電極と上記第
    ２のトランジスタの第２の電極との間に接続され
    た第２の抵抗と、 上記第３のトランジスタの第１及び第２の電極
    の間が非導通であることに応答して、上記第２及
    び第４のトランジスタの各々の第１及び第３の電
    極の間に、該第２及び第４のトランジスタの各々
    の第１及び第２の電極の間を導通させるのに充分
    な大きさの電圧を印加する第２の手段と、 上記第４のトランジスタの第１及び第２の電極
    の間が非導通であることに応答して、上記第３の
    トランジスタの第１及び第３の電極の間に、該第
    ３のトランジスタの第１及び第２の電極の間を導
    通させるに充分な大きさの電圧を印加する第３の
    手段と、 上記第１のトランジスタのソース及びドレン電
    極の間を導通状態にスイツチ・オンする大きさの
    上記入力駆動信号電圧に応答して、上記第３のト
    ランジスタの第１及び第３の電極の間に、該第３
    のトランジスタの第１及び第２の電極の間を導通
    させるのに充分な大きさの電圧を供給する第４の
    手段と、 上記第１及び第２の端子の間の電圧が所定の値
    を越えたことに応答して、上記第４のトランジス
    タの第１及び第３の電極の間に、該第４のトラン
    ジスタの第１及び第２の電極の間を導通させるの
    に充分な大きさの電圧を供給する第５の手段とを
    有することを特徴とする組合せ。 ４ 上記第２、第３及び第４のトランジスタの
    各々がエンハンス・モード型の電界効果トランジ
    スタであり、その第１の電極がソース電極で、第
    ２の電極がドレン電極で、第３の電極がゲート電
    極である特許請求の範囲第３項記載の組合せ。 ５ 上記高速スイツチ・オフ回路が更に第４の端
    子を含み、上記第１及び第４の端子の間に補助動
    作電圧が接続されている特許請求の範囲第３項記
    載の組合せ。 ６ 上記第１の手段が、第５の端子と、上記第１
    及び第５の端子の間に接続された主動作電圧電源
    と、上記第２及び第５の端子の間に接続された、
    上記負荷インピーダンスを有する負荷とで構成さ
    れている特許請求の範囲第５項記載の組合せ。 ７ 上記第２の手段が、上記第４の端子に接続さ
    れた第１の端を持つと共に、上記第２のトランジ
    スタの第３の電極及び上記第３のトランジスタの
    第２の電極に接続された第２の端を持つ第３の抵
    抗と、上記第３の抵抗の第２の端と上記第４のト
    ランジスタの第３の電極との間に接続された第４
    の抵抗とで構成されている特許請求の範囲第５項
    記載の組合せ。 ８ 上記第５の手段が、両端間に第１の特定値以
    上の電圧が印加されたときに導通する第１のダイ
    オードと、上記第２の端子と上記第４のトランジ
    スタの第３の電極との間に上記第１のダイオード
    と直列に接続された第１の容量と、上記第１の端
    子と上記第４のトランジスタの第３の電極との間
    に接続された第５の抵抗と、上記第１の端子と上
    記第４のトランジスタの第３の電極との間の電圧
    差が上記第４のトランジスタを導通させる値を越
    えて増加しようとするとき該電圧差を制限する制
    限手段とで構成されている特許請求の範囲第７項
    記載の組合せ。 ９ 上記制限手段が、上記第１の端子と上記第４
    のトランジスタの第３の電極との間に接続され、
    両端間に第２の特定値以上の電圧が印加されたと
    きに導通する第２のダイオードで構成されている
    特許請求の範囲第８項記載の組合せ。 １０ 上記第２の特定値が上記第１の特定値より
    小さい値である特許請求の範囲第９項記載の組合
    せ。 １１ 上記第４の手段が、上記第３の端子と上記
    第３のトランジスタの第３の電極との間に接続さ
    れていて、上記第１のトランジスタをスイツチ・
    オンする大きさの上記入力駆動信号の電圧が上記
    第３の端子に印加されたときに導通し、かつ上記
    第１のトランジスタのソース及びドレン電極の間
    の導通状態をスイツチ・オフする大きさの上記入
    力駆動信号電圧が上記第３の端子に印加されたと
    きは導通しない極性に接続されている整流ダイオ
    ードで構成されている特許請求の範囲第８項記載
    の組合せ。 １２ 上記第３の手段が、上記第４の端子に接続
    された第１の端および上記第４のトランジスタの
    第２の電極に接続された第２の端を持つ第６の抵
    抗と、上記第６の抵抗の第２の端と上記第３のト
    ランジスタの第３の電極との間に接続された第７
    の抵抗と、上記第６の抵抗の第２の端と上記第３
    のトランジスタの第３の電極との間に接続された
    第２の容量とで構成されている特許請求の範囲第
    １１項記載の組合せ。 １３ 上記第４の手段が、上記第３の端子と上記
    第３のトランジスタの第３の電極との間に接続さ
    れていて、上記第１のトランジスタをスイツチ・
    オンする大きさの上記入力駆動信号の電圧が上記
    第３の端子に印加されたときに導通し、かつ上記
    第１のトランジスタのソース及びドレン電極の間
    の導通状態をスイツチ・オフする大きさの上記入
    力駆動信号電圧が上記第３の端子に印加されたと
    きは導通しない極性に接続されている整流ダイオ
    ードで構成されている特許請求の範囲第３項記載
    の組合せ。 １４ 上記第５の手段が、両端間に第１の特定値
    以上の電圧が印加されたときに導通する第１のダ
    イオードと、上記第２の端子と上記第４のトラン
    ジスタの第３の電極との間に上記第１のダイオー
    ドと直列に接続された第１の容量と、上記第１の
    端子と上記第４のトランジスタの第３の電極との
    間に接続された第５の抵抗と、上記第１の端子と
    上記第４のトランジスタの第３の電極との間の電
    圧差が上記第４のトランジスタを導通させる値を
    越えて増加しようとするとき該電圧差を制限する
    制限手段とで構成されている特許請求の範囲第３
    項記載の組合せ。 １５ ソース電極、ドレン電極及びゲート電極を
    持つ、導電率変調電界効果トランジスタである第
    １のトランジスタと、 上記第１のトランジスタのソース電極に接続さ
    れた第１の端子と、 上記第１のトランジスタのドレン電極に接続さ
    れた第２の端子と、 上記第１の端子との間に、スイツチ・オン電圧
    値及びスイツチ・オフ電圧値を持つ入力駆動信号
    電圧が印加される第３の端子と、 上記第３の端子と上記第１のトランジスタのゲ
    ート電極との間に接続された第１の抵抗であつ
    て、当該第１の抵抗を介して上記入力信号が上記
    第１のトランジスタのゲート電極に印加されるこ
    とにより、上記第１のトランジスタの上記ソース
    及びドレン電極間が、上記スイツチ・オン電圧値
    のとき導通し、また上記スイツチ・オフ電圧値の
    とき非導通となるようにする第１の抵抗と、 上記第１の端子と上記第２の端子との間に接続
    され、上記第１のトランジスタに対しソース−ド
    レン間電圧を供給すると共に負荷インピーダンス
    を提供する第１の手段と、 第４の端子と、 上記第１及び第４の端子の間に接続された補助
    動作電圧電源と、 各々が第１、第２及び第３の電極を持ち、それ
    ぞれの第１及び第２の電極の間のそれぞれの主電
    流導通路のコンダクタンスがそれぞれの第１及び
    第３の電極の間に印加された閾値を越える電圧に
    応じて制御される第２、第３及び第４のトランジ
    スタと、 上記第２、第３及び第４のトランジスタのそれ
    ぞれの第１の電極を上記第１の端子に接続する接
    続手段と、 上記第１のトランジスタのゲート電極と上記第
    ２のトランジスタの第２の電極との間に接続され
    た第２の抵抗と、 上記第１の端が上記第４の端子に接続され、第
    ２の端が上記第２のトランジスタの第３の電極及
    び上記第３のトランジスタの第２の電極に接続さ
    れている第３の抵抗と、 上記第３の抵抗の第２の端と上記第４のトラン
    ジスタの第３の電極との間に接続された第４の抵
    抗と、 第１の雪崩ダイオードと、 上記第２の端子と上記第４のトランジスタの第
    ３の電極との間に第１の雪崩ダイオードと直列に
    接続されている第１の容量と、 第２の雪崩ダイオードと、 上記第１の端子と上記第４のトランジスタの第
    ３の電極との間に第２の雪崩ダイオードと並列に
    接続された第５の抵抗と、 第１の端が上記第４の端子に接続され、第２の
    端が上記第４のトランジスタの第２の電極に接続
    されている第６の抵抗と、 上記第６の抵抗の第２の端と上記第３のトラン
    ジスタの第３の電極との間に接続された第７の抵
    抗と、 上記第６の抵抗の第２の端と上記第３のトラン
    ジスタの第３の電極との間に接続された第２の容
    量と、 上記第３の端子と上記第３のトランジスタの第
    ３の電極との間に接続されていて、上記入力駆動
    信号電圧を上記スイツチ・オン電圧値のとき導通
    させ、また上記スイツチ・オフ電圧値のとき導通
    させない極性に接続されている整流素子と、 上記第１の端子と上記第３のトランジスタの第
    ３の電極との間に接続された第８の抵抗と、を有
    する組合せ。 １６ 上記第１の手段が、第５の端子と、上記第
    １及び第５の端子の間に接続された主動作電圧電
    源と、上記第２及び第５の端子の間に接続され
    た、上記負荷インピーダンスを有する負荷とで構
    成されている特許請求の範囲第１５項記載の組合
    せ。 １７ 上記第２、第３及び第４のトランジスタの
    各々がエンハンス・モード型の電界効果トランジ
    スタであり、その第１の電極がソース電極で、第
    ２の電極がドレン電極で、第３の電極がゲート電
    極である特許請求の範囲第１５項記載の組合せ。 １８ 上記第２、第３及び第４のトランジスタの
    各々がエンハンス・モード型の電界効果トランジ
    スタであり、その第１の電極がソース電極で、第
    ２の電極がドレン電極で、第３の電極がゲート電
    極である特許請求の範囲第１６項記載の組合せ。
JP62068762A 1986-03-21 1987-03-23 導電率変調電界効果トランジスタの高速スイツチ・オフ回路 Granted JPS62231518A (ja)

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