JPH0565960B2 - - Google Patents
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- JPH0565960B2 JPH0565960B2 JP60078364A JP7836485A JPH0565960B2 JP H0565960 B2 JPH0565960 B2 JP H0565960B2 JP 60078364 A JP60078364 A JP 60078364A JP 7836485 A JP7836485 A JP 7836485A JP H0565960 B2 JPH0565960 B2 JP H0565960B2
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- mosfet
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- Microelectronics & Electronic Packaging (AREA)
- Read Only Memory (AREA)
- Static Random-Access Memory (AREA)
- Semiconductor Memories (AREA)
- Dram (AREA)
Description
【発明の詳細な説明】
〔技術分野〕
この発明は、半導体記憶装置に関するもので、
例えば、MOSFET（絶縁ゲート型電界効果トラ
ンジスタ）により構成された半導体記憶装置にお
けるワード線駆動回路に利用して有効な技術に関
するものである。
例えば、MOSFET（絶縁ゲート型電界効果トラ
ンジスタ）により構成された半導体記憶装置にお
けるワード線駆動回路に利用して有効な技術に関
するものである。
MOSFETにより構成された半導体記憶装置に
おけるワード線駆動回路として、例えば第４図及
び第５図に示すもような回路形式が提案されてい
る（特開昭55−150189号公報参照）。
おけるワード線駆動回路として、例えば第４図及
び第５図に示すもような回路形式が提案されてい
る（特開昭55−150189号公報参照）。
第４図の回路は、ワード線WLの遠端部にワー
ド線WLのレベルを検出するCMOS（相補型
MOS）インバータ回路IVを接続し、かつワード
線WLと電源電圧Vccとの間にMOSFETQ２３を
設けてある。これによつて、選択されるべきワー
ド線WLの電位がCMOSインバータ回路IVの論理
しきい値電圧を超えたとき、CMOSインバータ
回路IVの出力がロウレベルに変化されるのを利
用して、ＰチヤンネルMOSFETQ２３をオン状
態にさせる。その結果、ポリシリコンからなる比
較的抵抗値の高いワード線WLの最終到達レベル
Vccへの到達時間を短縮させようというものであ
る。
ド線WLのレベルを検出するCMOS（相補型
MOS）インバータ回路IVを接続し、かつワード
線WLと電源電圧Vccとの間にMOSFETQ２３を
設けてある。これによつて、選択されるべきワー
ド線WLの電位がCMOSインバータ回路IVの論理
しきい値電圧を超えたとき、CMOSインバータ
回路IVの出力がロウレベルに変化されるのを利
用して、ＰチヤンネルMOSFETQ２３をオン状
態にさせる。その結果、ポリシリコンからなる比
較的抵抗値の高いワード線WLの最終到達レベル
Vccへの到達時間を短縮させようというものであ
る。
しかしながら、第４図に示されている形式の回
路にあつては、選択されたワード線WLの電位が
非選択レベル（接地電位）に立ち下げられるべき
とき、MOSFETQ２３はCMOSインバータ回路
IVの出力によつてオン状態にされている。その
ため、MOSFETQ２３を介してそのワード線WL
に貫通電流が流れるとともに、ワード線の電位が
下がりにくい。
路にあつては、選択されたワード線WLの電位が
非選択レベル（接地電位）に立ち下げられるべき
とき、MOSFETQ２３はCMOSインバータ回路
IVの出力によつてオン状態にされている。その
ため、MOSFETQ２３を介してそのワード線WL
に貫通電流が流れるとともに、ワード線の電位が
下がりにくい。
一方、第５図に示す回路では、上記
MOSFETQ２３と直列に電源電圧Vccとの間及び
ワード線WLと接地電位点の間に、それぞれリセ
ツト用のＰチヤンネルMOSFETQ２４，Ｎチヤ
ンネルMOSFETQ２５が挿入されている。これ
らのMOSFETQ２４，Ｑ２５は、ワード線駆動
回路WDと同期してオン／オフ制御される。つま
り、ワード線WLが選択されるときは、リセツト
信号Ｐの低いレベルによつてMOSFETQ２４が
オン状態にされ、MOSFETQ２５がオフ状態に
される。これによつて、図示の回路は、選択時に
は上記第４図と同じ動作をする。ワード線WLが
非選択レベルにされるときには、リセツト信号Ｐ
は高レベルに変化される。このとき、
MOSFETQ２４がオフ状態にされ、また
MOSFETQ２５がオン状態にされるので、選択
ワード線が速やかに低レベルに変化される。
MOSFETQ２３と直列に電源電圧Vccとの間及び
ワード線WLと接地電位点の間に、それぞれリセ
ツト用のＰチヤンネルMOSFETQ２４，Ｎチヤ
ンネルMOSFETQ２５が挿入されている。これ
らのMOSFETQ２４，Ｑ２５は、ワード線駆動
回路WDと同期してオン／オフ制御される。つま
り、ワード線WLが選択されるときは、リセツト
信号Ｐの低いレベルによつてMOSFETQ２４が
オン状態にされ、MOSFETQ２５がオフ状態に
される。これによつて、図示の回路は、選択時に
は上記第４図と同じ動作をする。ワード線WLが
非選択レベルにされるときには、リセツト信号Ｐ
は高レベルに変化される。このとき、
MOSFETQ２４がオフ状態にされ、また
MOSFETQ２５がオン状態にされるので、選択
ワード線が速やかに低レベルに変化される。
しかしながら、第５図の形式の回路は、その素
子数が多い。また、直列接続のMOSFETQ２３，
Ｑ２４の合成インピーダンスを低下させるように
これらのMOSFETの素子寸法を、第４図の回路
形式におけるMOSFETQ２３のそれと比べて大
きくしてやらないとワード線の立ち上がりを速く
してやることが困難となる。
子数が多い。また、直列接続のMOSFETQ２３，
Ｑ２４の合成インピーダンスを低下させるように
これらのMOSFETの素子寸法を、第４図の回路
形式におけるMOSFETQ２３のそれと比べて大
きくしてやらないとワード線の立ち上がりを速く
してやることが困難となる。
しかるに、ICメモリでは、ワード線の間隔を
できる限り狭く形成した方がメモリアレイの占有
面積が小さくなる。したがつて、上記のごとく、
回路を構成する素子の寸法を大きくさせざるを得
なくなつたり、素子数を多くせざるを得なくなる
と、特に１素子型のメモリセルからなるICメモ
リでは、各ワード線間隔に合わせて回路を配置す
ることが困難になる。その結果、必要以上にチツ
プサイズが大きくされてしまう。
できる限り狭く形成した方がメモリアレイの占有
面積が小さくなる。したがつて、上記のごとく、
回路を構成する素子の寸法を大きくさせざるを得
なくなつたり、素子数を多くせざるを得なくなる
と、特に１素子型のメモリセルからなるICメモ
リでは、各ワード線間隔に合わせて回路を配置す
ることが困難になる。その結果、必要以上にチツ
プサイズが大きくされてしまう。
この発明の目的は、マイクロプロセツサの論理
動作を制御するためのマイクロプログラムを複数
個のメモリに保有し、その論理動作に同期して当
該メモリセルからマイクロプログラムが読出され
る半導体記憶装置において、アクセス速度の向上
と貫通電流の低減を図ることにある。
動作を制御するためのマイクロプログラムを複数
個のメモリに保有し、その論理動作に同期して当
該メモリセルからマイクロプログラムが読出され
る半導体記憶装置において、アクセス速度の向上
と貫通電流の低減を図ることにある。
この発明の前記ならびにその他の目的と新規な
特徴は、この明細書の記述および添付図面から明
らかになるであろう。
特徴は、この明細書の記述および添付図面から明
らかになるであろう。
本願において開示される発明のうち代表的なも
のの概要を簡単に説明すれば、下記の通りであ
る。
のの概要を簡単に説明すれば、下記の通りであ
る。
すなわち、マイクロプロセツサの論理動作を制
御するためのマイクロプロプログラムを複数個の
メモリセルに保有し、その論理動作に同期して当
該メモリセルからマイクロプログラムが読出され
る半導体記憶装置において、上記論理動作のタイ
ミング信号に同期してメモリセルをアドレシング
するためのワード線を、それの一端側から駆動す
るための駆動回路の近傍に、上記タイミング信号
に同期して上記ワード線をデイスチヤージするた
めのリセツト用ｎチヤンネル型MOSFETを設
け、また、上記駆動回路とは別に、上記ワード線
を、それの他端側から補助的に駆動するための補
助駆動回路を設け、この補助駆動回路を、高電位
側電源に結合されるとともに上記タイミング信号
によって動作される第１のｐチャンネル型
MOSFETと、接地電位に結合されるとともにこ
の第１のｐチヤンネル型MOSFETと相補的に動
作駆動される第１のｎチヤンネル型MOSFET
と、上記第１のｐチヤンネル型MOSFETと第１
のｎチヤンネル型MOSFETとの間に介在され、
上記ワード線のレベルに応じて動作される第２の
ｎチヤンネル型MOSFETと、この第２のｎチヤ
ンネル型MOSFETと上記第１のｐチヤンネル型
MOSFETとの接続箇所の論理レベルに応じて上
記ワード線をチヤージするための第２のｐチヤン
ネル型MOSFETと、上記第２のｎチヤンネル型
MOSFETと上記第１のｐチヤンネル型
MOSFETとの接続箇所の論理レベルに応じて上
記ワード線をデイスチヤージするための第３のｎ
チヤンネル型MOSFETとを含んで構成すること
によつて、アクセス速度の向上と貫通電流の低減
を図るものである。
御するためのマイクロプロプログラムを複数個の
メモリセルに保有し、その論理動作に同期して当
該メモリセルからマイクロプログラムが読出され
る半導体記憶装置において、上記論理動作のタイ
ミング信号に同期してメモリセルをアドレシング
するためのワード線を、それの一端側から駆動す
るための駆動回路の近傍に、上記タイミング信号
に同期して上記ワード線をデイスチヤージするた
めのリセツト用ｎチヤンネル型MOSFETを設
け、また、上記駆動回路とは別に、上記ワード線
を、それの他端側から補助的に駆動するための補
助駆動回路を設け、この補助駆動回路を、高電位
側電源に結合されるとともに上記タイミング信号
によって動作される第１のｐチャンネル型
MOSFETと、接地電位に結合されるとともにこ
の第１のｐチヤンネル型MOSFETと相補的に動
作駆動される第１のｎチヤンネル型MOSFET
と、上記第１のｐチヤンネル型MOSFETと第１
のｎチヤンネル型MOSFETとの間に介在され、
上記ワード線のレベルに応じて動作される第２の
ｎチヤンネル型MOSFETと、この第２のｎチヤ
ンネル型MOSFETと上記第１のｐチヤンネル型
MOSFETとの接続箇所の論理レベルに応じて上
記ワード線をチヤージするための第２のｐチヤン
ネル型MOSFETと、上記第２のｎチヤンネル型
MOSFETと上記第１のｐチヤンネル型
MOSFETとの接続箇所の論理レベルに応じて上
記ワード線をデイスチヤージするための第３のｎ
チヤンネル型MOSFETとを含んで構成すること
によつて、アクセス速度の向上と貫通電流の低減
を図るものである。
以下、本発明の実施例を第３図に基づいて説明
するが、その前に、本発明の理解を容易ならしめ
るため、第１図及び第２図を参照しながら、本発
明の参考例について説明する。
するが、その前に、本発明の理解を容易ならしめ
るため、第１図及び第２図を参照しながら、本発
明の参考例について説明する。
本発明の参考例にかかるROM（リード・オン
リー・メモリ）は、マイクロプロセツサにおける
マイクロプログラムROMに利用される。このよ
うなマイクロプログラムROMは、マイクロプロ
セツサにおける命令に応じてできるだけ遠く応答
して対応する制御信号を出力する必要がある。例
えば、マイクロプログラムROMは、例えば10M
Hzのような高い周波数でアクセスできることが要
望される。
リー・メモリ）は、マイクロプロセツサにおける
マイクロプログラムROMに利用される。このよ
うなマイクロプログラムROMは、マイクロプロ
セツサにおける命令に応じてできるだけ遠く応答
して対応する制御信号を出力する必要がある。例
えば、マイクロプログラムROMは、例えば10M
Hzのような高い周波数でアクセスできることが要
望される。
以下に述べる参考例のROMは、そのような高
速動作が可能にされ、低消費電力であるという特
徴を有している。この参考例のROMは、集積回
路を構成する各種レジスタ、演算処理回路、タイ
ミング制御回路などとともに、公知の相補型
MOS集積回路の製造技術によつて１つの半導体
基板上に形成される。
速動作が可能にされ、低消費電力であるという特
徴を有している。この参考例のROMは、集積回
路を構成する各種レジスタ、演算処理回路、タイ
ミング制御回路などとともに、公知の相補型
MOS集積回路の製造技術によつて１つの半導体
基板上に形成される。
第１図において、回路符号Ｍ−ARYで示され
ているのは、メモリアレイであり、マトリツクス
状に配置された複数のメモリセルＭ１１〜Mmn
を含んでいる。それぞれのメモリセルは、行方向
に延長された複数のワード線Ｗ１ないしWmと、
列方向に延長された複数のデータ線Ｄ１ないし
Dnのそれぞれの交点に配置されている。
ているのは、メモリアレイであり、マトリツクス
状に配置された複数のメモリセルＭ１１〜Mmn
を含んでいる。それぞれのメモリセルは、行方向
に延長された複数のワード線Ｗ１ないしWmと、
列方向に延長された複数のデータ線Ｄ１ないし
Dnのそれぞれの交点に配置されている。
メモリアレイＭ−ARYを構成するそれぞれの
メモリセルＭ１１〜Mmnは、実質的に１個の
MOSFETからなるとみなすことができる。それ
ぞれのメモリセルにおける記憶情報の“１”，
“０”は、それぞれのメモリセルが選択されたと
きのそれぞれのメモリセルの導通、非導通と対応
される。特に制限されないが、この参考例におい
ては、記憶情報の“１”，“０”は、ワード線とデ
ータ線との間にMOSFETが接続された状態と接
続されていない状態とに対応される。
メモリセルＭ１１〜Mmnは、実質的に１個の
MOSFETからなるとみなすことができる。それ
ぞれのメモリセルにおける記憶情報の“１”，
“０”は、それぞれのメモリセルが選択されたと
きのそれぞれのメモリセルの導通、非導通と対応
される。特に制限されないが、この参考例におい
ては、記憶情報の“１”，“０”は、ワード線とデ
ータ線との間にMOSFETが接続された状態と接
続されていない状態とに対応される。
第１図において、回路記号をもつて表されてい
るＭ１１，Ｍ１２のようなメモリセルは、それぞ
れを構成する記憶素子のドレインが対応するデー
タ線Ｄ１，Ｄ２に接続されていることを示してい
る。これに対して、Ｍ２１，Ｍ２ｎのように回路
記号の表示のないメモリセルは、それぞれを構成
すべき記憶素子が対応すべきデータ線Ｄ１，Dn
に接続されていないことを示している。この参考
例では、特に制限されないが、メモリセルを構成
すべきMOSFETはＮチヤンネル型とされ、それ
ぞれのゲート電極は対応するワード線と一体的に
形成された導電性ポリシリコン層により構成され
る。
るＭ１１，Ｍ１２のようなメモリセルは、それぞ
れを構成する記憶素子のドレインが対応するデー
タ線Ｄ１，Ｄ２に接続されていることを示してい
る。これに対して、Ｍ２１，Ｍ２ｎのように回路
記号の表示のないメモリセルは、それぞれを構成
すべき記憶素子が対応すべきデータ線Ｄ１，Dn
に接続されていないことを示している。この参考
例では、特に制限されないが、メモリセルを構成
すべきMOSFETはＮチヤンネル型とされ、それ
ぞれのゲート電極は対応するワード線と一体的に
形成された導電性ポリシリコン層により構成され
る。
ＸアドレスデコーダXDCRは、アドレス信号
A0〜A7を受けて、特に制限されないが、タイミ
ング信号に同期してそれをデコードすることに
よつて１つのワード線の選択信号を形成する。ワ
ード線駆動回路WD１〜WDmは、上記Ｘアドレ
スデコーダXDCRからの出力信号をそれぞれ受
け、それに対応したワード線Ｗ１〜Wmの駆動信
号を形成する。これらの駆動回路WD１〜WDm
は、タイミング信号φに同期して、上記アドレス
デコーダXDCRの出力に従つた１つのワード線
駆動信号を形成する。なお、特に制限されない
が、上記各駆動回路WD１〜WDmの出力端子、
言い換えるならば、各ワード線Ｗ１〜Wmの一端
と回路の接地電位点との間には、タイミング信号
φを受けるリセツト用MOSFETQ１〜Ｑ３が設
けられる。これらのMOSFETQ１〜Ｑ３は、Ｎ
チヤンネル型により構成される。
A0〜A7を受けて、特に制限されないが、タイミ
ング信号に同期してそれをデコードすることに
よつて１つのワード線の選択信号を形成する。ワ
ード線駆動回路WD１〜WDmは、上記Ｘアドレ
スデコーダXDCRからの出力信号をそれぞれ受
け、それに対応したワード線Ｗ１〜Wmの駆動信
号を形成する。これらの駆動回路WD１〜WDm
は、タイミング信号φに同期して、上記アドレス
デコーダXDCRの出力に従つた１つのワード線
駆動信号を形成する。なお、特に制限されない
が、上記各駆動回路WD１〜WDmの出力端子、
言い換えるならば、各ワード線Ｗ１〜Wmの一端
と回路の接地電位点との間には、タイミング信号
φを受けるリセツト用MOSFETQ１〜Ｑ３が設
けられる。これらのMOSFETQ１〜Ｑ３は、Ｎ
チヤンネル型により構成される。
上記メモリアレイＭ−ARYにおけるワード線
は、特に制限されないが、８ブロツクに分割され
る。各ブロツク毎におけるそれぞれのデータ線
は、例示的に示されているカラムスイツチ
MOSFETQ１０，Ｑ１１，Ｑ１２及びＱ１３等
を介してそれぞれ共通データ線CD１〜CD８に結
合される。
は、特に制限されないが、８ブロツクに分割され
る。各ブロツク毎におけるそれぞれのデータ線
は、例示的に示されているカラムスイツチ
MOSFETQ１０，Ｑ１１，Ｑ１２及びＱ１３等
を介してそれぞれ共通データ線CD１〜CD８に結
合される。
これらのカラムスイツチMOSFETQ１０〜Ｑ
１３のゲートには、アドレス信号Ａ８，Ａ９を受
ける上記類似のＹアドレスデコーダYDCRの出
力信号が供給される。このＹアドレスデコーダ
YDCRの１つの選択信号によつて、各メモリブ
ロツク毎の１つのカラムスイツチMOSFETがオ
ン状態にされ、選択されたそれぞれ１つのデータ
線を共通データ線CD１〜CD８に接続させる。共
通データ線CD１〜CD８の信号は、増幅機能を持
つデータ出力回路OB１〜OB８を通して出力さ
れる。これによつて、１度のアドレツシングによ
つて８ビツトからなるデータの読み出しがパラレ
ルに行われる。
１３のゲートには、アドレス信号Ａ８，Ａ９を受
ける上記類似のＹアドレスデコーダYDCRの出
力信号が供給される。このＹアドレスデコーダ
YDCRの１つの選択信号によつて、各メモリブ
ロツク毎の１つのカラムスイツチMOSFETがオ
ン状態にされ、選択されたそれぞれ１つのデータ
線を共通データ線CD１〜CD８に接続させる。共
通データ線CD１〜CD８の信号は、増幅機能を持
つデータ出力回路OB１〜OB８を通して出力さ
れる。これによつて、１度のアドレツシングによ
つて８ビツトからなるデータの読み出しがパラレ
ルに行われる。
この参考例では、アクセスタイムの向上のた
め、言い換えるならばワード線Ｗ１〜Wmの選択
動作の高速化のために、次のような補助駆動回路
WD１′〜WDm′が設けられる。
め、言い換えるならばワード線Ｗ１〜Wmの選択
動作の高速化のために、次のような補助駆動回路
WD１′〜WDm′が設けられる。
すなわち、代表として例示的に示されているよ
うに、上記駆動回路WD１の出力端子にその一端
が結合された各ワード線Ｗ１の他端、言い換える
ならば、上記駆動回路WD１から見た場合のワー
ド線Ｗ１の遠端側は、ワード線のレベル検出を行
う検出用MOSFETとしてのＮチヤンネル
MOSFETQ４のゲートに接続される。この
MOSFETQ４のドレインと電源電圧Vccとの間に
は、ＰチヤンネルMOSFETQ６が設けられる。
また、上記MOSFETQ４のソースと回路の接地
電位点との間には、ＮチヤンネルMOSFETQ５
が設けられる。これらのMOSFETQ５，Ｑ６の
ゲートには、特に制限されないが、上記ワード線
駆動回路DW１と同じタイミング信号φが供給さ
れる。上記MOSFETQ４のドレイン出力は、上
記ワード線Ｗ１の他端と電源電圧Vccとの間に挿
入された補助駆動用MOSFETとしてのＰチヤン
ネルMOSFETQ７のゲートに伝えられる。他の
ワード線Ｗ２〜Wmの他端においても、上記類似
のMOSFETからなる補助駆動回路WD２′〜
WDm′が配置される。
うに、上記駆動回路WD１の出力端子にその一端
が結合された各ワード線Ｗ１の他端、言い換える
ならば、上記駆動回路WD１から見た場合のワー
ド線Ｗ１の遠端側は、ワード線のレベル検出を行
う検出用MOSFETとしてのＮチヤンネル
MOSFETQ４のゲートに接続される。この
MOSFETQ４のドレインと電源電圧Vccとの間に
は、ＰチヤンネルMOSFETQ６が設けられる。
また、上記MOSFETQ４のソースと回路の接地
電位点との間には、ＮチヤンネルMOSFETQ５
が設けられる。これらのMOSFETQ５，Ｑ６の
ゲートには、特に制限されないが、上記ワード線
駆動回路DW１と同じタイミング信号φが供給さ
れる。上記MOSFETQ４のドレイン出力は、上
記ワード線Ｗ１の他端と電源電圧Vccとの間に挿
入された補助駆動用MOSFETとしてのＰチヤン
ネルMOSFETQ７のゲートに伝えられる。他の
ワード線Ｗ２〜Wmの他端においても、上記類似
のMOSFETからなる補助駆動回路WD２′〜
WDm′が配置される。
この参考例回路におけるワード線選択動作を第
２図に示したタイミング図を参照して、次に説明
する。
２図に示したタイミング図を参照して、次に説明
する。
タイミング信号φがロウレベル（タイミング信
号はハイレベル）の期間において、アドレスデ
コーダXDCRが動作状態になつて、１つのワー
ド線選択信号を形成する。この間、上記タイミン
グ信号のハイレベルによつてリセツト用
MOSFETQ１〜Ｑ３はオン状態にされ、全ての
ワード線をロウレベルに非選択状態にさせてい
る。
号はハイレベル）の期間において、アドレスデ
コーダXDCRが動作状態になつて、１つのワー
ド線選択信号を形成する。この間、上記タイミン
グ信号のハイレベルによつてリセツト用
MOSFETQ１〜Ｑ３はオン状態にされ、全ての
ワード線をロウレベルに非選択状態にさせてい
る。
上記タイミング信号φがハイレベルにされる
と、上記選択出力を受けて、例えばワード線駆動
回路WD１はワード線Ｗ１をロウレベルからハイ
レベルの選択レベルに立ち上げる。このとき、上
記タイミング信号がロウレベルにされるので全
てのリセツト用MOSFETQ１〜Ｑ３はオフ状態
にされている。
と、上記選択出力を受けて、例えばワード線駆動
回路WD１はワード線Ｗ１をロウレベルからハイ
レベルの選択レベルに立ち上げる。このとき、上
記タイミング信号がロウレベルにされるので全
てのリセツト用MOSFETQ１〜Ｑ３はオフ状態
にされている。
ワード線Ｗ１は、多数の記憶素子が結合される
こと等により比較的大きな浮遊容量を持つととも
にその抵抗値が比較的大きくされることによつ
て、その遠端部では同図に点線で示すようにハイ
レベルへの立ち上がりが遅くなる。この参考例で
は、上記タイミング信号φのハイレベルによつて
ＮチヤンネルMOSFETQ５はオン状態に、Ｐチ
ヤンネルMOSFETQ６はオフ状態にされている。
これにより、上記遠端部のレベルがMOSFETQ
４のしきい値電圧に達すると、このMOSFETQ
４はオン状態にされ、上記既にオン状態にされて
いるMOSFETQ５と共にMOSFETQ７のゲート
電位をロウレベルに引き抜く。これに応じてＰチ
ヤンネルMOSFETQ７はオン状態にされ、ワー
ド線Ｗ１の遠端部へ電源電圧Vccを供給すること
になる。この結果、ワード線Ｗ１は、その遠端部
からもハイレベルへのチヤージアツプがなされる
ため同図に実態で示すように急峻に立ち上げられ
ることになる。
こと等により比較的大きな浮遊容量を持つととも
にその抵抗値が比較的大きくされることによつ
て、その遠端部では同図に点線で示すようにハイ
レベルへの立ち上がりが遅くなる。この参考例で
は、上記タイミング信号φのハイレベルによつて
ＮチヤンネルMOSFETQ５はオン状態に、Ｐチ
ヤンネルMOSFETQ６はオフ状態にされている。
これにより、上記遠端部のレベルがMOSFETQ
４のしきい値電圧に達すると、このMOSFETQ
４はオン状態にされ、上記既にオン状態にされて
いるMOSFETQ５と共にMOSFETQ７のゲート
電位をロウレベルに引き抜く。これに応じてＰチ
ヤンネルMOSFETQ７はオン状態にされ、ワー
ド線Ｗ１の遠端部へ電源電圧Vccを供給すること
になる。この結果、ワード線Ｗ１は、その遠端部
からもハイレベルへのチヤージアツプがなされる
ため同図に実態で示すように急峻に立ち上げられ
ることになる。
これにより、ワード線の選択動作が高速に行え
るから、メモリアクセスタイムの短縮化、言い換
えるならば、動作の高速化を図ることができるも
のである。このようなワード線の補助駆動のため
に、この参考例では、１個のMOSFETQ７によ
り直接電源電圧Vccをワード線に伝えるものであ
るので、第５図に示した回路形式に比べて、その
素子サイズを約1/2のように小さくでるものであ
る。
るから、メモリアクセスタイムの短縮化、言い換
えるならば、動作の高速化を図ることができるも
のである。このようなワード線の補助駆動のため
に、この参考例では、１個のMOSFETQ７によ
り直接電源電圧Vccをワード線に伝えるものであ
るので、第５図に示した回路形式に比べて、その
素子サイズを約1/2のように小さくでるものであ
る。
また、この参考例では、タイミング信号φによ
つてＮチヤンネルMOSFETQ５とＰチヤンネル
MOSFETQ６が相補的に動作させられるため、
直列形態にされたMOSFETQ４〜Ｑ６を通して
直流電流が流れることはなく、低消費電力のもと
でレベル検出動作を行うとこができる。
つてＮチヤンネルMOSFETQ５とＰチヤンネル
MOSFETQ６が相補的に動作させられるため、
直列形態にされたMOSFETQ４〜Ｑ６を通して
直流電流が流れることはなく、低消費電力のもと
でレベル検出動作を行うとこができる。
タイミング信号φがロウレベルにされるワード
線の非選択状態への切り換えのとき、上記タイミ
ング信号φのロウレベルによつてＰチヤンネル
MOSFETQ６がオン状態に、Ｎチヤンネル
MOSFETQ５はオフ状態にされる。これにより、
MOSFETQ４はワード線の選択レベルによつて
オン状態にされているにもかかわらず、上記Ｐチ
ヤンネルMOSFETQ６のオン状態によつて
MOSFETQ７のゲート電圧はハイレベルにされ
る。これによりＰチヤンネルMOSFETQ７は直
ちにオフ状態に切り換えられる。この結果、ワー
ド線駆動回路WD１のロウレベル出力及び／又は
リセツト用MOSFETQ１等のオン状態によつて
選択状態のワード線Ｗ１がハイレベルからロウレ
ベルの非選択状態に切り換えられる時、第４図に
示した回路形式のような直流電流が流れることな
く低消費電力にされるとともに、比較的高速にワ
ード線を非選択レベルにさせることができる。
線の非選択状態への切り換えのとき、上記タイミ
ング信号φのロウレベルによつてＰチヤンネル
MOSFETQ６がオン状態に、Ｎチヤンネル
MOSFETQ５はオフ状態にされる。これにより、
MOSFETQ４はワード線の選択レベルによつて
オン状態にされているにもかかわらず、上記Ｐチ
ヤンネルMOSFETQ６のオン状態によつて
MOSFETQ７のゲート電圧はハイレベルにされ
る。これによりＰチヤンネルMOSFETQ７は直
ちにオフ状態に切り換えられる。この結果、ワー
ド線駆動回路WD１のロウレベル出力及び／又は
リセツト用MOSFETQ１等のオン状態によつて
選択状態のワード線Ｗ１がハイレベルからロウレ
ベルの非選択状態に切り換えられる時、第４図に
示した回路形式のような直流電流が流れることな
く低消費電力にされるとともに、比較的高速にワ
ード線を非選択レベルにさせることができる。
次に、本発明の実施例について説明する。
本実施例が、第１図に示される参考例と相違す
る点は、補助駆動回路WD１′，WD２′，
WDm′の構成にあり、その他の回路については上
記参考例と同様であるので、以下、この相違点を
中心に説明する。
る点は、補助駆動回路WD１′，WD２′，
WDm′の構成にあり、その他の回路については上
記参考例と同様であるので、以下、この相違点を
中心に説明する。
第３図には本発明の一実施例回路における補助
駆動回路の一つが代表的に示される。
駆動回路の一つが代表的に示される。
第３図に示される補助駆動回路は、第１図示さ
れる補助駆動回路WD１′に相当するもので、ワ
ード線の遠端部と回路の接地電位点との間にｎチ
ヤンネル型MOSFETQ８が設けられており、こ
のｎチヤンネル型MOSFETQ８のゲートに、上
記レベル検出を行うためのMOSFETQ４のソー
ス出力が供給されることによつて、ワード線のデ
イスチヤージ動作の高速化が図られている。
れる補助駆動回路WD１′に相当するもので、ワ
ード線の遠端部と回路の接地電位点との間にｎチ
ヤンネル型MOSFETQ８が設けられており、こ
のｎチヤンネル型MOSFETQ８のゲートに、上
記レベル検出を行うためのMOSFETQ４のソー
ス出力が供給されることによつて、ワード線のデ
イスチヤージ動作の高速化が図られている。
尚、本実施例において、第１図のWD１′，
WD２′，WDm′に相当する複数の補助駆動回路
は互いに同一構成とされる。
WD２′，WDm′に相当する複数の補助駆動回路
は互いに同一構成とされる。
タイミング信号φがハイレベルにされたワード
線Ｗ１の選択状態においは、MOSFETQ５のオ
ン状態によつてMOSFETQ８はオフ状態にされ
ている。次に、タイミング信号φがハイレベルか
らロウレベルに切り換えられると、それに応じて
ＮチヤンネルMOSFETQ５はオフ状態に、Ｐチ
ヤンネルMOSFETQ６はオン状態にされる。こ
の時、ワード線Ｗ１は、リセツトMOSFETQ１
（図示せず）のオン状態等によつてハイレベルか
らロウレベルにされるが、その遠端部におけるハ
イレベルによつて未だレベル検出用の
MOSFETQ４がオン状態に留まつているから、
上記オン状態にされたMOSFETQ６とともにＮ
チヤンネルMOSFETQ８のゲートをハイレベル
にさせる。これにより、Ｎチヤンネル
MOSFETQ８はオン状態にされ、ワード線Ｗ１
を遠端部からもロウレベルに引き抜く。これによ
り、ワード線のリセツト動作も高速に行うことが
できるものとなる。この場合、ワード線の遠端部
でのロウレベルの引き抜きによつてMOSFETQ
４はオフ状態にされるが、MOSFETQ８のゲー
ト容量等には上記ハイレベルが保持されることに
よつて、上記MOSFETQ８のオン状態が維持さ
れる。
線Ｗ１の選択状態においは、MOSFETQ５のオ
ン状態によつてMOSFETQ８はオフ状態にされ
ている。次に、タイミング信号φがハイレベルか
らロウレベルに切り換えられると、それに応じて
ＮチヤンネルMOSFETQ５はオフ状態に、Ｐチ
ヤンネルMOSFETQ６はオン状態にされる。こ
の時、ワード線Ｗ１は、リセツトMOSFETQ１
（図示せず）のオン状態等によつてハイレベルか
らロウレベルにされるが、その遠端部におけるハ
イレベルによつて未だレベル検出用の
MOSFETQ４がオン状態に留まつているから、
上記オン状態にされたMOSFETQ６とともにＮ
チヤンネルMOSFETQ８のゲートをハイレベル
にさせる。これにより、Ｎチヤンネル
MOSFETQ８はオン状態にされ、ワード線Ｗ１
を遠端部からもロウレベルに引き抜く。これによ
り、ワード線のリセツト動作も高速に行うことが
できるものとなる。この場合、ワード線の遠端部
でのロウレベルの引き抜きによつてMOSFETQ
４はオフ状態にされるが、MOSFETQ８のゲー
ト容量等には上記ハイレベルが保持されることに
よつて、上記MOSFETQ８のオン状態が維持さ
れる。
再び、いずれかのワード線が非選択状態から選
択状態にされる時、タイミング信号φのハイレベ
ルによつて直ちにオン状態にされるMOSFETQ
５により、上記MOSFETQ８のゲート容量等に
保持されたハイレベルは速やかにロウレベルに引
き抜かれる、この結果、このMOSFETQ８は直
ちにオフ状態にされるので、再び上記ワード線Ｗ
１が選択状態にされる場合でもその立ち上がりを
遅くさせることはない。
択状態にされる時、タイミング信号φのハイレベ
ルによつて直ちにオン状態にされるMOSFETQ
５により、上記MOSFETQ８のゲート容量等に
保持されたハイレベルは速やかにロウレベルに引
き抜かれる、この結果、このMOSFETQ８は直
ちにオフ状態にされるので、再び上記ワード線Ｗ
１が選択状態にされる場合でもその立ち上がりを
遅くさせることはない。
本発明によれば、以下の効果を得ることができ
る。
る。
すなわち、マイクロプロセツサの論理動作を制
御するためのマイクロプロプログラムを保有する
半導体記憶装置は、マイクロプロセツサにおける
命令に、できるだけ速く応答して対応する制御信
号を出力する必要があり、そのような、いわゆる
オンチツプ型の半導体記憶装置において、メモリ
セルをアドレシングするためのワード線を、それ
の一端側から駆動するための駆動回路の近傍に、
マイクロプロセツサの論理動作のタイミング信号
に同期して上記ワード線をデイスチヤージするた
めのリセツト用ｎチヤンネル型MOSFETQ１を
設け、さらに、上記ワード線を、それの他端側か
ら補助的に駆動するための補助駆動回路の一部と
して、上記ワード線をそれの他端からデイスチヤ
ージするためのｎチヤンネル型MOSFETQ８を
設けることは、上記ワード線をそれの両端からロ
ウレベルに引き抜くことができるので、上記ワー
ド線を非選択状態とするためのリセツト動作の高
速化を図る上で極めて有効とされ、そのようにリ
セツト動作の高速化が達成されることによつて、
オンチツプ型の半導体集積回路において特に必要
とされる高速アクセスの実現が可能とされる。
御するためのマイクロプロプログラムを保有する
半導体記憶装置は、マイクロプロセツサにおける
命令に、できるだけ速く応答して対応する制御信
号を出力する必要があり、そのような、いわゆる
オンチツプ型の半導体記憶装置において、メモリ
セルをアドレシングするためのワード線を、それ
の一端側から駆動するための駆動回路の近傍に、
マイクロプロセツサの論理動作のタイミング信号
に同期して上記ワード線をデイスチヤージするた
めのリセツト用ｎチヤンネル型MOSFETQ１を
設け、さらに、上記ワード線を、それの他端側か
ら補助的に駆動するための補助駆動回路の一部と
して、上記ワード線をそれの他端からデイスチヤ
ージするためのｎチヤンネル型MOSFETQ８を
設けることは、上記ワード線をそれの両端からロ
ウレベルに引き抜くことができるので、上記ワー
ド線を非選択状態とするためのリセツト動作の高
速化を図る上で極めて有効とされ、そのようにリ
セツト動作の高速化が達成されることによつて、
オンチツプ型の半導体集積回路において特に必要
とされる高速アクセスの実現が可能とされる。
また、上記のように、ワード線の両端にデイス
チヤージ用のMOSFETが配置された場合でも、
貫通電流の増大を阻止することができる。すなわ
ち、上記タイミング信号がロウレベルにされるワ
ード線の非選択状態への切り換えのとき、上記タ
イミング信号のロウレベルによつて上記ｐチヤン
ネル型MOSFETQ６がオン状態に、そしてそれ
と相補的に動作駆動されるｎチヤンネル型
MOSFETQ５がオフ状態にされるので、上記ｎ
チヤンネル型MOSFETQ４が上記ワード線の選
択レベルによつてオン状態にされているにもかか
わらず、上記ｐチヤンネル型MOSFETQ６のオ
ン状態によつて上記ｐチヤンネル型MOSFETQ
７のゲート電圧がハイレベルにされ、それによつ
て当該MOSFETQ７が直ちにオフ状態に切換え
られるので、高電位側電源Vccから上記ｐチヤン
ネル型MOSFETQ７、及び上記リセツト用ｎチ
ヤンネル型MOSFETQ１を介して接地電位側に
至る電流経路や、高電位側電源Vccから上記ｐチ
ヤンネル型MOSFETQ７、及びｎチヤンネル型
MOSFETQ８を介して接地電位側に至る電流経
路の貫通電流を的確に阻止することができ、オン
チツプ型の半導体集積回路において特に必要とさ
れる低消費電力化を達成する上で有効とされる。
チヤージ用のMOSFETが配置された場合でも、
貫通電流の増大を阻止することができる。すなわ
ち、上記タイミング信号がロウレベルにされるワ
ード線の非選択状態への切り換えのとき、上記タ
イミング信号のロウレベルによつて上記ｐチヤン
ネル型MOSFETQ６がオン状態に、そしてそれ
と相補的に動作駆動されるｎチヤンネル型
MOSFETQ５がオフ状態にされるので、上記ｎ
チヤンネル型MOSFETQ４が上記ワード線の選
択レベルによつてオン状態にされているにもかか
わらず、上記ｐチヤンネル型MOSFETQ６のオ
ン状態によつて上記ｐチヤンネル型MOSFETQ
７のゲート電圧がハイレベルにされ、それによつ
て当該MOSFETQ７が直ちにオフ状態に切換え
られるので、高電位側電源Vccから上記ｐチヤン
ネル型MOSFETQ７、及び上記リセツト用ｎチ
ヤンネル型MOSFETQ１を介して接地電位側に
至る電流経路や、高電位側電源Vccから上記ｐチ
ヤンネル型MOSFETQ７、及びｎチヤンネル型
MOSFETQ８を介して接地電位側に至る電流経
路の貫通電流を的確に阻止することができ、オン
チツプ型の半導体集積回路において特に必要とさ
れる低消費電力化を達成する上で有効とされる。
以上本発明者によつてなされた発明を実施例に
基づき具体的に説明したが、この発明は上記実施
例に限定されるものではなく、その要旨を逸脱し
ない範囲で種々変更可能であることはいうまでも
ない。データ線選択のためのカラムスイツチ
MOSFETが多数結合されることによつて、デー
タ線の選択動作が遅くされるような場合には、カ
ラム選択線に対してもその遠端部に上記類似の補
助駆動回路を設けるものであつてもよい。
基づき具体的に説明したが、この発明は上記実施
例に限定されるものではなく、その要旨を逸脱し
ない範囲で種々変更可能であることはいうまでも
ない。データ線選択のためのカラムスイツチ
MOSFETが多数結合されることによつて、デー
タ線の選択動作が遅くされるような場合には、カ
ラム選択線に対してもその遠端部に上記類似の補
助駆動回路を設けるものであつてもよい。
また、アドレスデコーダやワード線駆動回路の
具体的構成は、種々の実施形態を採ることができ
るものである。補助駆動回路に供給するタイミン
グ信号は、ワード線駆動回路のタイミング信号と
全く同じ信号である必要なく、ほゞ同じタイミン
グで発生するタイミング信号であれば良い。
具体的構成は、種々の実施形態を採ることができ
るものである。補助駆動回路に供給するタイミン
グ信号は、ワード線駆動回路のタイミング信号と
全く同じ信号である必要なく、ほゞ同じタイミン
グで発生するタイミング信号であれば良い。
以上の説明では、本発明者によつてなされた発
明をその背景となつたマイクロプログラムROM
に適用した場合について説明したが、これに限定
されるものではなく、ダイナミツク型RAM（ラ
ンダム・アクセス・メモリ）、スタテイツク型
RAM、電気的に書き込みを行う各種プログラマ
ブルROM等のような半導体記憶装置に広く利用
できるものである。
明をその背景となつたマイクロプログラムROM
に適用した場合について説明したが、これに限定
されるものではなく、ダイナミツク型RAM（ラ
ンダム・アクセス・メモリ）、スタテイツク型
RAM、電気的に書き込みを行う各種プログラマ
ブルROM等のような半導体記憶装置に広く利用
できるものである。
第１図は、本発明の参考例回路図、第２図は、
上記参考例回路の動作例を示すタイミング図、第
３図は、本発明の一実施例における補助駆動回路
の回路図、第４図は、従来技術の一例を示す回路
図、第５図は、従来技術の他の一例を示す回路図
である。 Ｍ−ARY……メモリアレイ、XDCR……Ｘア
ドレスデコーダ、YDCR……Ｙアドレスデコー
ダ、WD１〜WDm……ワード線駆動回路、WD
１′〜WDm′……補助駆動回路、OB１〜OB８…
…出力回路。
上記参考例回路の動作例を示すタイミング図、第
３図は、本発明の一実施例における補助駆動回路
の回路図、第４図は、従来技術の一例を示す回路
図、第５図は、従来技術の他の一例を示す回路図
である。 Ｍ−ARY……メモリアレイ、XDCR……Ｘア
ドレスデコーダ、YDCR……Ｙアドレスデコー
ダ、WD１〜WDm……ワード線駆動回路、WD
１′〜WDm′……補助駆動回路、OB１〜OB８…
…出力回路。
Claims (1)
- 【特許請求の範囲】 １ マイクロプロセツサの論理動作を制御するた
めのマイクロプロプログラムを複数個のメモリセ
ルに保有し、その論理動作に同期して当該メモリ
セルからマイクロプログラムが読出される半導体
記憶装置において、 上記論理動作のタイミング信号に同期してメモ
リセルをアドレシングするためのワード線を、そ
れの一端側から駆動するための駆動回路と、 この駆動回路の近傍に配置され、上記タイミン
グ信号に同期して上記ワード線をデイスチヤージ
するためのリセツト用ｎチヤンネル型MOSFET
と、上記駆動回路とは別に、上記ワード線を、そ
れの他端側から補助的に駆動するための補助駆動
回路とを含み、 この補助駆動回路は、高電位側電源に結合され
るとともに上記タイミング信号によつて動作され
る第１のｐチヤンネル型MOSFETと、 接地電位に結合されるとともにこの第１のｐチ
ヤンネル型MOSFETと相補的に動作駆動される
第１のｎチヤンネル型MOSFETと、 上記第１のｐチヤンネル型MOSFETと第１の
ｎチヤンネル型MOSFETとの間に介在され、上
記ワード線のレベルに応じて動作される第２のｎ
チヤンネル型MOSFETと、 この第２のｎチヤンネル型MOSFETと上記第
１のｐチヤンネル型MOSFETとの接続箇所の論
理レベルに応じて動作制御されることによつて上
記ワード線をチヤージするための第２のｐチヤン
ネル型MOSFETと、 上記第２のｎチヤンネル型MOSFETと上記第
１のｐチヤンネル型MOSFETとの接続箇所の論
理レベルに応じて動作制御されることによつて上
記ワード線をデイスチヤージするための第３のｎ
チヤンネル型MOSFETと、 を含んで成ることを特徴とする半導体記憶装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60078364A JPS61237292A (ja) | 1985-04-15 | 1985-04-15 | 半導体記憶装置 |
| US06/852,316 US4719603A (en) | 1985-04-15 | 1986-04-15 | Semiconductor memory having a dynamic level detecting means for detecting a level of a word line |
| US07/126,258 US4896300A (en) | 1985-04-15 | 1987-11-25 | Microprocessor including a microprogram ROM having a dynamic level detecting means for detecting a level of a word line |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60078364A JPS61237292A (ja) | 1985-04-15 | 1985-04-15 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61237292A JPS61237292A (ja) | 1986-10-22 |
| JPH0565960B2 true JPH0565960B2 (ja) | 1993-09-20 |
Family
ID=13659944
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60078364A Granted JPS61237292A (ja) | 1985-04-15 | 1985-04-15 | 半導体記憶装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (2) | US4719603A (ja) |
| JP (1) | JPS61237292A (ja) |
Families Citing this family (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61237292A (ja) * | 1985-04-15 | 1986-10-22 | Hitachi Micro Comput Eng Ltd | 半導体記憶装置 |
| JPS62170097A (ja) * | 1986-01-21 | 1987-07-27 | Fujitsu Ltd | 半導体記憶装置 |
| JPH0754635B2 (ja) * | 1986-11-12 | 1995-06-07 | 日本電気株式会社 | 半導体記憶装置 |
| JP2560020B2 (ja) * | 1987-02-18 | 1996-12-04 | 株式会社日立製作所 | 半導体記憶装置 |
| US5222047A (en) * | 1987-05-15 | 1993-06-22 | Mitsubishi Denki Kabushiki Kaisha | Method and apparatus for driving word line in block access memory |
| JP2589493B2 (ja) * | 1987-06-30 | 1997-03-12 | 三菱電機株式会社 | 半導体集積回路装置 |
| US5161121A (en) * | 1988-06-27 | 1992-11-03 | Oki Electric Industry Co., Ltd. | Random access memory including word line clamping circuits |
| US5138575A (en) * | 1988-12-19 | 1992-08-11 | Fujitsu Limited | Electricaly erasable and programmable read only memory with a discharge device |
| JP2583606B2 (ja) * | 1989-05-16 | 1997-02-19 | 富士通株式会社 | センスアンプ回路 |
| KR930002574B1 (ko) * | 1990-03-09 | 1993-04-03 | 금성일렉트론 주식회사 | 워드라인 구동회로 |
| JP2623979B2 (ja) * | 1991-01-25 | 1997-06-25 | 日本電気株式会社 | ダイナミック型論理回路 |
| US5825703A (en) * | 1995-08-17 | 1998-10-20 | Fujitsu Limited | Semiconductor memory device having p-channel field effect transistor to drive word line |
| US5986946A (en) * | 1996-08-07 | 1999-11-16 | Micron Technology, Inc. | Method and apparatus for reducing row shut-off time in an interleaved-row memory device |
| US6034913A (en) * | 1997-09-19 | 2000-03-07 | Siemens Microelectronics, Inc. | Apparatus and method for high-speed wordline driving with low area overhead |
| JP4631743B2 (ja) * | 2006-02-27 | 2011-02-16 | ソニー株式会社 | 半導体装置 |
| US7881126B2 (en) * | 2007-05-31 | 2011-02-01 | Marvell World Trade Ltd. | Memory structure with word line buffers |
| US8728099B2 (en) * | 2009-05-12 | 2014-05-20 | Ethicon, Inc. | Surgical fasteners, applicator instruments, and methods for deploying surgical fasteners |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3965460A (en) * | 1975-01-02 | 1976-06-22 | Motorola, Inc. | MOS speed-up circuit |
| JPS55150189A (en) * | 1979-05-10 | 1980-11-21 | Nec Corp | Memory circuit |
| JPS566099U (ja) * | 1979-06-25 | 1981-01-20 | ||
| DE3278833D1 (en) * | 1981-03-17 | 1988-09-01 | Hitachi Ltd | Dynamic type semiconductor monolithic memory |
| JPS57161199U (ja) * | 1981-04-06 | 1982-10-09 | ||
| US4394748A (en) * | 1981-08-18 | 1983-07-19 | Motorola, Inc. | ROM Column select circuit and sense amplifier |
| DE3202028A1 (de) * | 1982-01-22 | 1983-07-28 | Siemens AG, 1000 Berlin und 8000 München | Integrieter dynamischer schreib-lese-speicher |
| JPS58153296A (ja) * | 1982-03-05 | 1983-09-12 | Ricoh Co Ltd | メモリ駆動回路 |
| JPS60173792A (ja) * | 1984-01-31 | 1985-09-07 | Fujitsu Ltd | 信号選択回路 |
| JPS61237292A (ja) * | 1985-04-15 | 1986-10-22 | Hitachi Micro Comput Eng Ltd | 半導体記憶装置 |
-
1985
- 1985-04-15 JP JP60078364A patent/JPS61237292A/ja active Granted
-
1986
- 1986-04-15 US US06/852,316 patent/US4719603A/en not_active Expired - Fee Related
-
1987
- 1987-11-25 US US07/126,258 patent/US4896300A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US4719603A (en) | 1988-01-12 |
| JPS61237292A (ja) | 1986-10-22 |
| US4896300A (en) | 1990-01-23 |
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