JPH0566047B2 - - Google Patents
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- JPH0566047B2 JPH0566047B2 JP57136684A JP13668482A JPH0566047B2 JP H0566047 B2 JPH0566047 B2 JP H0566047B2 JP 57136684 A JP57136684 A JP 57136684A JP 13668482 A JP13668482 A JP 13668482A JP H0566047 B2 JPH0566047 B2 JP H0566047B2
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- Japan
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- circuit
- voltage
- signal
- frequency
- voltage controlled
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/0805—Details of the phase-locked loop the loop being adapted to provide an additional control signal for use outside the loop
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
- G11B20/00—Signal processing not specific to the method of recording or reproducing; Circuits therefor
- G11B20/10—Digital recording or reproducing
- G11B20/14—Digital recording or reproducing using self-clocking codes
- G11B20/1403—Digital recording or reproducing using self-clocking codes characterised by the use of two levels
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/07—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop using several loops, e.g. for redundant clock signal generation
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/099—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop
- H03L7/0995—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop the oscillator comprising a ring oscillator
Landscapes
- Engineering & Computer Science (AREA)
- Signal Processing (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Description
【発明の詳細な説明】
本発明は位相固定ループ（PLL，Phase
Locked Loop）等に用いられる電圧制御発振回
路に関する。本発明は電圧制御発振回路の特にフ
リーラン周波数の安定化を計つた回路に関する。
Locked Loop）等に用いられる電圧制御発振回
路に関する。本発明は電圧制御発振回路の特にフ
リーラン周波数の安定化を計つた回路に関する。
従来より電圧制御発振回路は非常に多く発表さ
れている。第３図に例としてPLL用１チツプ相
補MOS集積回路（CMOS・IC）に用いられてい
る電圧制御発振回路を揚げる。Ｎチヤネルトラン
ジスタN1のゲートに加えられる制御電圧により
コンデンサC1に流入する電流を制御し発振周波
数をコントロールする。抵抗R1，R2はそれぞれ
制御電圧感度係数、フリーラン周波数を決定す
る。
れている。第３図に例としてPLL用１チツプ相
補MOS集積回路（CMOS・IC）に用いられてい
る電圧制御発振回路を揚げる。Ｎチヤネルトラン
ジスタN1のゲートに加えられる制御電圧により
コンデンサC1に流入する電流を制御し発振周波
数をコントロールする。抵抗R1，R2はそれぞれ
制御電圧感度係数、フリーラン周波数を決定す
る。
また他の例として第４図には特開昭56−86509
号公報により公知の電圧制御発振回路を示す。該
回路はリングオシレータに流入する電流をソース
に接続されたトランジスタT41〜T46のゲート電
圧により制御し発振周波数を制御するものであ
る。この回路は第３図の回路に比較し外付部品が
不要で消費電力、実装スペースも小さい利点があ
るが正確で安定な発振回路は作りにくい。また第
３図の回路でも安定度は充分とは言えない。
号公報により公知の電圧制御発振回路を示す。該
回路はリングオシレータに流入する電流をソース
に接続されたトランジスタT41〜T46のゲート電
圧により制御し発振周波数を制御するものであ
る。この回路は第３図の回路に比較し外付部品が
不要で消費電力、実装スペースも小さい利点があ
るが正確で安定な発振回路は作りにくい。また第
３図の回路でも安定度は充分とは言えない。
一般に電圧制御発振回路にし安定度の要求され
るのはフリーラン周波数及び電圧制御感度係数で
ある。前者は電圧制御発振回路の制御端子に加え
られる電圧（制御電圧）が基準レベルのときの発
振周波数である。基準レベルは通常制御可能な入
力電圧範囲の中央、例えばCMOS・ICでは電源
電圧の1/2に選ばれ、制御電圧をVc、基準レベル
の電圧をVsとして△Vcを △Vc＝Vc−Vs ……(1) と定義すればフリーラン周波数は△Vc＝０のと
きの発振周波数と言い直しても良い。電圧制御感
度係数kvは o＝c＋kv・△Vc ……(2) として定義される。cはフリーラン周波数、o
は電圧制御発振回路の発振周波数である。
るのはフリーラン周波数及び電圧制御感度係数で
ある。前者は電圧制御発振回路の制御端子に加え
られる電圧（制御電圧）が基準レベルのときの発
振周波数である。基準レベルは通常制御可能な入
力電圧範囲の中央、例えばCMOS・ICでは電源
電圧の1/2に選ばれ、制御電圧をVc、基準レベル
の電圧をVsとして△Vcを △Vc＝Vc−Vs ……(1) と定義すればフリーラン周波数は△Vc＝０のと
きの発振周波数と言い直しても良い。電圧制御感
度係数kvは o＝c＋kv・△Vc ……(2) として定義される。cはフリーラン周波数、o
は電圧制御発振回路の発振周波数である。
フリーラン周波数cのドリフトはPLLにおい
ては系のキヤブチヤレンジのドリフトとなつて悪
影響があらわれる。また、回路部品定数のばらつ
きによるcのばらつきは無視できない程度に大き
く、従来はコスト高を覚悟した上で高精度部品を
用いるか、組立後に半固定抵抗や半固定コンデン
サにより調整、合せ込みをする必要があつた。ま
た電圧制御感度係数kvのドリフトはPLLを構成
した場合、系の応答速度のドリフトとなつて悪影
響があらわれる。
ては系のキヤブチヤレンジのドリフトとなつて悪
影響があらわれる。また、回路部品定数のばらつ
きによるcのばらつきは無視できない程度に大き
く、従来はコスト高を覚悟した上で高精度部品を
用いるか、組立後に半固定抵抗や半固定コンデン
サにより調整、合せ込みをする必要があつた。ま
た電圧制御感度係数kvのドリフトはPLLを構成
した場合、系の応答速度のドリフトとなつて悪影
響があらわれる。
これ等のドリフトの原因は周囲温度の変化、使
用電源の変動、部品定数の経時変化等である。特
にfcの変動はこれ等の要因により大きくドリフト
する。一方kvは回路の構成部品の相対精度によ
り決める様にすることができ半導体集積回路技術
等により素子値の絶対精度はなくとも相対的に充
分なトラツキング特性を持たせることによりその
変動を小さくできる。
用電源の変動、部品定数の経時変化等である。特
にfcの変動はこれ等の要因により大きくドリフト
する。一方kvは回路の構成部品の相対精度によ
り決める様にすることができ半導体集積回路技術
等により素子値の絶対精度はなくとも相対的に充
分なトラツキング特性を持たせることによりその
変動を小さくできる。
本発明は従来の電圧制御発振回路のドリフトを
押える回路方式に関するものであつて回路の構成
部品の定数のばらつき変動による発振回路の定数
（c・kv）の変動を小さくし回路の安定性を増大
することにある。
押える回路方式に関するものであつて回路の構成
部品の定数のばらつき変動による発振回路の定数
（c・kv）の変動を小さくし回路の安定性を増大
することにある。
本発明の他の目的は回路定数の絶対精度に対し
ての変動を押えることにより集積回路化しやすい
電圧制御発振回路を提供することにある。
ての変動を押えることにより集積回路化しやすい
電圧制御発振回路を提供することにある。
第１図は本発明の概念を示す図である。１０
１，１０３は同一の特性を有する様に設計された
信号合成手段で例えば端子１０９に与えられる信
号（以下、電圧値として話をすすめる。電流値、
電荷値等他の物理量でも話は同じである。）を
V11、端子１１０に加わる信号電圧をV21、信号
合成手段１０１の出力端子１１４にあらわれる電
圧をV01とすると V01＝（v11，v21） ……(3) は任意関数 の様な特性を有する回路である。以下、簡単のた
めに v01＝av11＋bv21＋ｃ ……(4) とする。（ａ，ｂ，ｃは定数） 同様に端子１１１、端子１１２に加えられる電
圧をそれぞれV12，V22とし信号合成手段１０３
の出力端子１１５の電圧をV02としたとき v02＝av12＋bv22＋ｃ ……(5) とする。１０２，１０４は特性のそろつた電圧制
御発振回路であり出力信号の周波数F1，F2は F1＝Kv V01＋ｄ ……(6) F2＝Kv V02＋ｄ ……(7) とする（ｄは定数）１０６は位相比較回路で電圧
制御発振回路１０４の出力と安定な周波数の発振
をする発振回路１０７（例えば水晶発振回路）の
出力信号と位相比較をしその位相差に比例した量
の信号を出力する。１０５はローパスフイルタ
（LPF）で位相比較回路の出力から希望する信号
成分のみをとり出すために通常入れられる。
LPF１０５の出力は第２の信号合成回路１０３
の第２の入力端子１１２に負帰還する。すなわち
第２の電圧制御発振回路１０４、位相比較回路１
０６、LPF１０５、信号合成手段１０３はPLL
を構成し第２の電圧制御発振回路の発振周波数は
発振回路１０７の発振周波数refと等しくなる。
電圧制御発振回路１０４の出力周波数は位相比較
回路１０６、LPF１０５の特性によりrefと位相
まで完全に一致させることもできるし、またref
の突発的な変化に対しては追従しない様にするこ
ともできる。発振回路１０７は通常、充分安定な
発振をする回路を用いるので系の応答を速くして
も問題はない。また電圧制御発振回路１０４の出
力周波数とrefは周波数のみ追従し、位相は誤差
があつてもよいから回路の構成はかなり自由度が
ある。発振回路１０７が不安定でジツタ等を有す
る時は系の設計によりその影響を軽減できる。
１，１０３は同一の特性を有する様に設計された
信号合成手段で例えば端子１０９に与えられる信
号（以下、電圧値として話をすすめる。電流値、
電荷値等他の物理量でも話は同じである。）を
V11、端子１１０に加わる信号電圧をV21、信号
合成手段１０１の出力端子１１４にあらわれる電
圧をV01とすると V01＝（v11，v21） ……(3) は任意関数 の様な特性を有する回路である。以下、簡単のた
めに v01＝av11＋bv21＋ｃ ……(4) とする。（ａ，ｂ，ｃは定数） 同様に端子１１１、端子１１２に加えられる電
圧をそれぞれV12，V22とし信号合成手段１０３
の出力端子１１５の電圧をV02としたとき v02＝av12＋bv22＋ｃ ……(5) とする。１０２，１０４は特性のそろつた電圧制
御発振回路であり出力信号の周波数F1，F2は F1＝Kv V01＋ｄ ……(6) F2＝Kv V02＋ｄ ……(7) とする（ｄは定数）１０６は位相比較回路で電圧
制御発振回路１０４の出力と安定な周波数の発振
をする発振回路１０７（例えば水晶発振回路）の
出力信号と位相比較をしその位相差に比例した量
の信号を出力する。１０５はローパスフイルタ
（LPF）で位相比較回路の出力から希望する信号
成分のみをとり出すために通常入れられる。
LPF１０５の出力は第２の信号合成回路１０３
の第２の入力端子１１２に負帰還する。すなわち
第２の電圧制御発振回路１０４、位相比較回路１
０６、LPF１０５、信号合成手段１０３はPLL
を構成し第２の電圧制御発振回路の発振周波数は
発振回路１０７の発振周波数refと等しくなる。
電圧制御発振回路１０４の出力周波数は位相比較
回路１０６、LPF１０５の特性によりrefと位相
まで完全に一致させることもできるし、またref
の突発的な変化に対しては追従しない様にするこ
ともできる。発振回路１０７は通常、充分安定な
発振をする回路を用いるので系の応答を速くして
も問題はない。また電圧制御発振回路１０４の出
力周波数とrefは周波数のみ追従し、位相は誤差
があつてもよいから回路の構成はかなり自由度が
ある。発振回路１０７が不安定でジツタ等を有す
る時は系の設計によりその影響を軽減できる。
さて、電源電圧の変動、温度特性、経時変化等
により電圧制御発振回路１０４のフリーラン周波
数が変動した場合を考えよう。このとき系は自動
的に端子１１２に加わる電圧を上げ下げして電圧
制御発振回路１０４の発振周波数はrefを保つ。
また第２の信号合成手段１０３の第１の制御端子
１１１に任意の電圧値を与えた場合もその電圧値
にかかわらず第２の電圧制御発振回路の発振周波
数はrefとなる様、端子１１２の電圧は自動的に
調整される。
により電圧制御発振回路１０４のフリーラン周波
数が変動した場合を考えよう。このとき系は自動
的に端子１１２に加わる電圧を上げ下げして電圧
制御発振回路１０４の発振周波数はrefを保つ。
また第２の信号合成手段１０３の第１の制御端子
１１１に任意の電圧値を与えた場合もその電圧値
にかかわらず第２の電圧制御発振回路の発振周波
数はrefとなる様、端子１１２の電圧は自動的に
調整される。
従つて、第２の信号合成回路の第１の入力端子
１１１に基準となる電圧Vsを与えると第２の入
力端子１１２は自動的にレベル調整され電圧制御
発振回路１０４の発振周波数refに等しくなる。
第１図に示す様に第２の信号合成手段１０３の第
２の入力端子１１２の電圧を第１の信号合成手段
１０１の第２の入力端子１１０にも与えると第
１、第２の信号合成手段、電圧制御発振回路はそ
れぞれ特性がそろつているので第１の電圧制御発
振回路１０２の発振周波数は第１の信号合成手段
１０１の第１の入力端子１０９に与えられる電圧
がVsのときrefとなる。refを希望するフリーラ
ン周波数cに等しく設定しておけば端子１０９の
電圧がVsのとき電圧制御発振回路１０２の発振
周波数はcとなる。従つて第１図の回路全体を端
子１０９を制御端子、１１３を出力端子とする電
圧制御発振回路とすればフリーラン周波数がcの
電圧制御回路を実現できたことになる。
１１１に基準となる電圧Vsを与えると第２の入
力端子１１２は自動的にレベル調整され電圧制御
発振回路１０４の発振周波数refに等しくなる。
第１図に示す様に第２の信号合成手段１０３の第
２の入力端子１１２の電圧を第１の信号合成手段
１０１の第２の入力端子１１０にも与えると第
１、第２の信号合成手段、電圧制御発振回路はそ
れぞれ特性がそろつているので第１の電圧制御発
振回路１０２の発振周波数は第１の信号合成手段
１０１の第１の入力端子１０９に与えられる電圧
がVsのときrefとなる。refを希望するフリーラ
ン周波数cに等しく設定しておけば端子１０９の
電圧がVsのとき電圧制御発振回路１０２の発振
周波数はcとなる。従つて第１図の回路全体を端
子１０９を制御端子、１１３を出力端子とする電
圧制御発振回路とすればフリーラン周波数がcの
電圧制御回路を実現できたことになる。
回路内の２つの信号合成手段１０１，１０３、
電圧制御発振回路１０２，１０４の特性は等しい
と仮定して議論をしてきたが、この仮定は極めて
妥当なものである。特にモノリシツク集積回路化
した場合、各々は数ミリ角のチツプ上に高精度で
対称性よく作り込むことができる。各々の回路は
同時に製造されるため経時変化があつたとしても
同一の経過時間であり特性が各々で異つてくるこ
とは少ない。また電源電圧や温度変化に対しても
同一の電源にて使用されるし、また、きわめて近
い場所に配置されているため双方に温度差を生じ
特性が異つてくることも少ない。集積回路の設計
時に各々の回路の対称性を充分配慮しておけば、
各特性の変動は互いにキヤンセルしあつてドリフ
トの少ない安定な電圧制御発振回路を実現でき
る。
電圧制御発振回路１０２，１０４の特性は等しい
と仮定して議論をしてきたが、この仮定は極めて
妥当なものである。特にモノリシツク集積回路化
した場合、各々は数ミリ角のチツプ上に高精度で
対称性よく作り込むことができる。各々の回路は
同時に製造されるため経時変化があつたとしても
同一の経過時間であり特性が各々で異つてくるこ
とは少ない。また電源電圧や温度変化に対しても
同一の電源にて使用されるし、また、きわめて近
い場所に配置されているため双方に温度差を生じ
特性が異つてくることも少ない。集積回路の設計
時に各々の回路の対称性を充分配慮しておけば、
各特性の変動は互いにキヤンセルしあつてドリフ
トの少ない安定な電圧制御発振回路を実現でき
る。
第２図は以上の本発明の考え方にもとづき半導
体集積回路により実現できる電圧制御発振回路の
具体例を示す図である。２０１は信号合成回路で
トランジスタT1及びT2のゲート電圧を変えるこ
とにより各々のドレイン電流を変える。T1，T2
のドレイン電流は合成（加算）されトランジスタ
T13に流れ込み電圧に変換される。この電圧は第
１の電圧制御発振回路の制御電圧であり、MOS
トランジスタで構成される電圧制御発振回路２０
２に入力される。(4)愛器に式に示されるように
ａ，ｂの係数が入力信号に乗ぜられ、制御電圧を
決定するために、２つの入力信号に対し独立に感
度を設定することが可能となる。この回路はトラ
ンジスタT7，T10，T8，T11…T9，T12により構
成される奇数段のインバータによりリングオシレ
ータを構成し、各々のトランジスタのソースにさ
らにトランジスタT4，T5，…T6，T15，T16，…
T17を直列に入れ、これ等のトランジスタのゲー
ト電位を制御することによりリングオシレータに
電源より流入する電流を制御し発振周波数を制御
するものである。本発明の例では端子２１２，２
１４の電位が低くなる程T13のドレイン電圧（電
圧制御発振回路２０２の制御電圧）が上昇し発振
周波数が上る。すなわち(4)式においてａ，ｂが
負、(6)式においてkvが正の場合である。端子２
１２，２１４のレベルが高いときに高い周波数で
発振させたければ例えば２０１，２０２の回路の
トランジスタの極性をすべて逆（Ｐチヤネルトラ
ンジスタをＮチヤネルに、Ｎチヤネルトランジス
タをＰチヤネルに）にすれば、ａ，ｂが負、kv
が負となり達成できる。２０５，２０６は出力を
得るためのバツフア回路である。
体集積回路により実現できる電圧制御発振回路の
具体例を示す図である。２０１は信号合成回路で
トランジスタT1及びT2のゲート電圧を変えるこ
とにより各々のドレイン電流を変える。T1，T2
のドレイン電流は合成（加算）されトランジスタ
T13に流れ込み電圧に変換される。この電圧は第
１の電圧制御発振回路の制御電圧であり、MOS
トランジスタで構成される電圧制御発振回路２０
２に入力される。(4)愛器に式に示されるように
ａ，ｂの係数が入力信号に乗ぜられ、制御電圧を
決定するために、２つの入力信号に対し独立に感
度を設定することが可能となる。この回路はトラ
ンジスタT7，T10，T8，T11…T9，T12により構
成される奇数段のインバータによりリングオシレ
ータを構成し、各々のトランジスタのソースにさ
らにトランジスタT4，T5，…T6，T15，T16，…
T17を直列に入れ、これ等のトランジスタのゲー
ト電位を制御することによりリングオシレータに
電源より流入する電流を制御し発振周波数を制御
するものである。本発明の例では端子２１２，２
１４の電位が低くなる程T13のドレイン電圧（電
圧制御発振回路２０２の制御電圧）が上昇し発振
周波数が上る。すなわち(4)式においてａ，ｂが
負、(6)式においてkvが正の場合である。端子２
１２，２１４のレベルが高いときに高い周波数で
発振させたければ例えば２０１，２０２の回路の
トランジスタの極性をすべて逆（Ｐチヤネルトラ
ンジスタをＮチヤネルに、Ｎチヤネルトランジス
タをＰチヤネルに）にすれば、ａ，ｂが負、kv
が負となり達成できる。２０５，２０６は出力を
得るためのバツフア回路である。
２０３，２０４はそれぞれ２０１，２０２と同
様の回路構成を持つ信号合成回路、電圧制御発振
回路である。内部構成は同じなので図では内部を
省略してある。第２の電圧制御発振回路の出力は
バツフア２０７を通し位相比較回路２０８に入力
される。２１１は水晶発振回路でフリーラン周波
数の基準となる周波数ref（＝c）を発振する発
振回路である。通常はこの信号は位相比較回路２
０８に入力され第２の電圧制御発振回路２０４の
出力と位相比較されるとともに他の回路のタイミ
ングクロツク、システムクロツクなどと共用され
る。もし他の回路の要求するクロツク信号等の周
波数と希望するcとが異る場合はノード２１９ま
たは２１８の一方か双方に分周回路や周波数変換
回路を入れることにより水晶発振回路２１１の発
振周波数の整数倍、整数分の１、それ等の差、整
数ぶんの整数等にcを設定することが可能であ
る。分周回路や周波数変換回路はデジタル回路で
構成でき半導体集積回路化に際して何ら障害は生
じない。２１７はローパスフイルタで位相比較回
路２０８の出力に含まれる高周波成分を除去す
る。出力は第２の信号合成回路２０３の第２の入
力端子２１５に帰還される。第１の入力端子２１
３にはcを発振させたい入力信号レベル（基準レ
ベル）を与えるべく電源電圧を分圧する抵抗
R11，R12が接続されている。抵抗は半導体集積
回路内に正確なものは作りにくいが相対精度は非
常に高く作ることが可能である。この端子には例
えばツエナーダイオードによる基準電圧等のもつ
と正確な電圧源を接続しても良い。第１及び第２
の信号合成回路の第２の入力端子２１４，２１５
にはローパスフイルタ２１７内部の異つたところ
から信号をとり出し接続しているが抵抗R4は
PLL系の安定化のために必要な抵抗であつて第
１図の場合と本質的に異るものではない。
様の回路構成を持つ信号合成回路、電圧制御発振
回路である。内部構成は同じなので図では内部を
省略してある。第２の電圧制御発振回路の出力は
バツフア２０７を通し位相比較回路２０８に入力
される。２１１は水晶発振回路でフリーラン周波
数の基準となる周波数ref（＝c）を発振する発
振回路である。通常はこの信号は位相比較回路２
０８に入力され第２の電圧制御発振回路２０４の
出力と位相比較されるとともに他の回路のタイミ
ングクロツク、システムクロツクなどと共用され
る。もし他の回路の要求するクロツク信号等の周
波数と希望するcとが異る場合はノード２１９ま
たは２１８の一方か双方に分周回路や周波数変換
回路を入れることにより水晶発振回路２１１の発
振周波数の整数倍、整数分の１、それ等の差、整
数ぶんの整数等にcを設定することが可能であ
る。分周回路や周波数変換回路はデジタル回路で
構成でき半導体集積回路化に際して何ら障害は生
じない。２１７はローパスフイルタで位相比較回
路２０８の出力に含まれる高周波成分を除去す
る。出力は第２の信号合成回路２０３の第２の入
力端子２１５に帰還される。第１の入力端子２１
３にはcを発振させたい入力信号レベル（基準レ
ベル）を与えるべく電源電圧を分圧する抵抗
R11，R12が接続されている。抵抗は半導体集積
回路内に正確なものは作りにくいが相対精度は非
常に高く作ることが可能である。この端子には例
えばツエナーダイオードによる基準電圧等のもつ
と正確な電圧源を接続しても良い。第１及び第２
の信号合成回路の第２の入力端子２１４，２１５
にはローパスフイルタ２１７内部の異つたところ
から信号をとり出し接続しているが抵抗R4は
PLL系の安定化のために必要な抵抗であつて第
１図の場合と本質的に異るものではない。
第２図の構成を見ると抵抗R11〜R15、コンデ
ンサC11〜C13、水晶発振子Ｘを除けばすべて
MOSトランジスタで構成されている。抵抗、コ
ンデンサは絶対精度が要求されることは無い。従
つて抵抗は半導体集積回路に内蔵できる。また必
要とする発振周波数のレンジによつても異るがコ
ンデンサC11も内蔵が可能であることが多い。低
い周波数が必要なときは出力端子２１６に分周回
路を接続することにより、PLL系は高い周波数
で発振させておけばC1も小容量で済み集積回路
化が容易となる。
ンサC11〜C13、水晶発振子Ｘを除けばすべて
MOSトランジスタで構成されている。抵抗、コ
ンデンサは絶対精度が要求されることは無い。従
つて抵抗は半導体集積回路に内蔵できる。また必
要とする発振周波数のレンジによつても異るがコ
ンデンサC11も内蔵が可能であることが多い。低
い周波数が必要なときは出力端子２１６に分周回
路を接続することにより、PLL系は高い周波数
で発振させておけばC1も小容量で済み集積回路
化が容易となる。
以上述べた様に本発明によれば高精度部品を用
いることなくきわめて安定な電圧制御発振回路を
実現できる。高精度の部品を用いる必要が無いか
ら半導体集積回路化がきわめて容易となり実装
上、製造上のメリツトが大きい。
いることなくきわめて安定な電圧制御発振回路を
実現できる。高精度の部品を用いる必要が無いか
ら半導体集積回路化がきわめて容易となり実装
上、製造上のメリツトが大きい。
本発明による例（第１，２図）と従来例（第
３，４図）を比較すると本発明の方はかなり複雑
になつており従来例に比較してあまりメリツトが
無い様に思われるかも知れない。しかし事実は逆
なのであつて半導体集積回路上に第２図の回路を
構成する場合そのチツプ上に占める面積はわずか
である。第３図の従来例の様に外付部品を必要と
するときは半導体集積回路上のボンデイングパツ
ドの面積や出力トランジスタ（例えば第３図のコ
ンデンサC1（外付）を駆動するP4，P5，N2，N3、
抵抗R1，R2（外付）を駆動するP1，N1）に大き
なものが必要となりそれ等の占める面積の方が本
発明の回路に比べはるかに大きくなつているので
ある。また本発明では水晶発振回路の様な安定な
発振回路を必要とするが、通常大規模集積回路で
は電圧制御発振回路の他に安定な基準パルス列が
必要な場合が多く、これと共用すれば良いので本
発明を実施するにあたつて障害とはならない。ま
た本発明では第１図のノード１１６または１１
７、第２図のノード２１８，２１９に直列に分周
回路または周波数変換回路を入れ、その分周比等
を論理回路で制御することにより同一の回路で任
意にフリーラン周波数を設定することができる。
３，４図）を比較すると本発明の方はかなり複雑
になつており従来例に比較してあまりメリツトが
無い様に思われるかも知れない。しかし事実は逆
なのであつて半導体集積回路上に第２図の回路を
構成する場合そのチツプ上に占める面積はわずか
である。第３図の従来例の様に外付部品を必要と
するときは半導体集積回路上のボンデイングパツ
ドの面積や出力トランジスタ（例えば第３図のコ
ンデンサC1（外付）を駆動するP4，P5，N2，N3、
抵抗R1，R2（外付）を駆動するP1，N1）に大き
なものが必要となりそれ等の占める面積の方が本
発明の回路に比べはるかに大きくなつているので
ある。また本発明では水晶発振回路の様な安定な
発振回路を必要とするが、通常大規模集積回路で
は電圧制御発振回路の他に安定な基準パルス列が
必要な場合が多く、これと共用すれば良いので本
発明を実施するにあたつて障害とはならない。ま
た本発明では第１図のノード１１６または１１
７、第２図のノード２１８，２１９に直列に分周
回路または周波数変換回路を入れ、その分周比等
を論理回路で制御することにより同一の回路で任
意にフリーラン周波数を設定することができる。
この様に本発明は集積回路化の容易な電圧制御
発振回路を安定化する方法を示し、デジタル集積
回路にも容易に組込める電圧制御発振回路を示し
た。本発明を実施すればコスト、実装スペースを
減少でき機器を実現していく上で大いに貢献でき
る。
発振回路を安定化する方法を示し、デジタル集積
回路にも容易に組込める電圧制御発振回路を示し
た。本発明を実施すればコスト、実装スペースを
減少でき機器を実現していく上で大いに貢献でき
る。
即ち、本発明によれば第１の発振回路を変動要
因に対して安定に発振させることができる。ま
た、発振回路の制御電圧を電流に変換した後合成
し再び電圧に変換するために、PLLの特性を変
更せずに幅広い周波数に対応したPLLを提供す
ることができる。
因に対して安定に発振させることができる。ま
た、発振回路の制御電圧を電流に変換した後合成
し再び電圧に変換するために、PLLの特性を変
更せずに幅広い周波数に対応したPLLを提供す
ることができる。
第１，２図は本発明の実施例を示す図、第３，
４図は従来の電圧制御発振回路を示す図である。 １０１，２０１……第１の信号合成回路、１０
３，２０３……第２の信号合成回路、１０２，２
０２……第１の電圧制御発振回路、１０４，２０
４……第２の電圧制御発振回路、１０６，２０８
……位相比較回路、１０５，２１７……ローパス
フイルタ、１０７，２１１……基準周波数発振回
路、１０９，２１２……第１の信号合成回路の第
１の入力端子、制御端子、１１０，２１４……第
１の信号合成回路の第２の入力端子、１１１，２
１３……第２の信号合成回路の第１の入力端子、
１１２，２１５……第２の信号合成回路の第２の
入力端子、１１３，２１６……出力端子。
４図は従来の電圧制御発振回路を示す図である。 １０１，２０１……第１の信号合成回路、１０
３，２０３……第２の信号合成回路、１０２，２
０２……第１の電圧制御発振回路、１０４，２０
４……第２の電圧制御発振回路、１０６，２０８
……位相比較回路、１０５，２１７……ローパス
フイルタ、１０７，２１１……基準周波数発振回
路、１０９，２１２……第１の信号合成回路の第
１の入力端子、制御端子、１１０，２１４……第
１の信号合成回路の第２の入力端子、１１１，２
１３……第２の信号合成回路の第１の入力端子、
１１２，２１５……第２の信号合成回路の第２の
入力端子、１１３，２１６……出力端子。
Claims (1)
- 【特許請求の範囲】 １ 第１の合成信号により発振周波数が制御され
る第１の電圧制御発振器を有し入力信号に同期す
る第１の位相固定ループと、前記第１の電圧制御
発振器と同等の特性を有し第２の合成信号により
発振周波数が制御される第２の電圧制御発振器を
有し基準信号に同期する第２の位相固定ループと
を備える発振回路において、 第１の制御信号と前記第２の位相固定ループ内
で発生される前記第２の電圧制御発振器の出力と
前記基準信号を同期化させるために前記第２の位
相固定ループ内で発生される第２の制御信号とを
それぞれ電流に変換して加算し前記第１の合成信
号を出力する第１の信号加算回路と、 前記第２の制御信号と基準電圧とをそれぞれ電
流に変換して加算し前記第２の合成信号を出力す
る第２の信号加算回路とを有することを特徴とす
る発振回路。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57136684A JPS5927615A (ja) | 1982-08-05 | 1982-08-05 | 電圧制御発振回路 |
| GB08319600A GB2127636B (en) | 1982-08-05 | 1983-07-20 | Voltage controlled oscillator circuit |
| US06/520,270 US4567448A (en) | 1982-08-05 | 1983-08-04 | Variable frequency oscillator |
| DE19833328420 DE3328420A1 (de) | 1982-08-05 | 1983-08-05 | Spannungsgesteuerter oszillator und verwendung desselben bei einem frequenzvariablen oszillator fuer ein plattenspeicherlaufwerk |
| HK36988A HK36988A (en) | 1982-08-05 | 1988-05-19 | Voltage controlled oscillator circuit |
| US07/798,064 USRE34317E (en) | 1982-08-05 | 1991-11-27 | Variable frequency oscillator |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57136684A JPS5927615A (ja) | 1982-08-05 | 1982-08-05 | 電圧制御発振回路 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3018748A Division JPH0770999B2 (ja) | 1991-02-12 | 1991-02-12 | 電圧制御発振回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5927615A JPS5927615A (ja) | 1984-02-14 |
| JPH0566047B2 true JPH0566047B2 (ja) | 1993-09-21 |
Family
ID=15181052
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57136684A Granted JPS5927615A (ja) | 1982-08-05 | 1982-08-05 | 電圧制御発振回路 |
Country Status (3)
| Country | Link |
|---|---|
| JP (1) | JPS5927615A (ja) |
| GB (1) | GB2127636B (ja) |
| HK (1) | HK36988A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61144929A (ja) * | 1984-12-19 | 1986-07-02 | Nec Corp | 位相同期発振回路 |
| JPH0752838B2 (ja) * | 1985-03-20 | 1995-06-05 | 株式会社日立製作所 | 集積回路 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4131861A (en) * | 1977-12-30 | 1978-12-26 | International Business Machines Corporation | Variable frequency oscillator system including two matched oscillators controlled by a phase locked loop |
| JPS5924191Y2 (ja) * | 1979-07-13 | 1984-07-18 | 三洋電機株式会社 | シンセサイザ−受信機のａｆｃ回路 |
| JPS57181232A (en) * | 1981-04-30 | 1982-11-08 | Fujitsu Ltd | Voltage-controlled oscillator circuit |
-
1982
- 1982-08-05 JP JP57136684A patent/JPS5927615A/ja active Granted
-
1983
- 1983-07-20 GB GB08319600A patent/GB2127636B/en not_active Expired
-
1988
- 1988-05-19 HK HK36988A patent/HK36988A/xx not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| HK36988A (en) | 1988-05-27 |
| JPS5927615A (ja) | 1984-02-14 |
| GB8319600D0 (en) | 1983-08-24 |
| GB2127636A (en) | 1984-04-11 |
| GB2127636B (en) | 1986-04-23 |
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