JPH0159774B2 - - Google Patents

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JPH0159774B2
JPH0159774B2 JP56050674A JP5067481A JPH0159774B2 JP H0159774 B2 JPH0159774 B2 JP H0159774B2 JP 56050674 A JP56050674 A JP 56050674A JP 5067481 A JP5067481 A JP 5067481A JP H0159774 B2 JPH0159774 B2 JP H0159774B2
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signal
logic
gate
power
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Baandorumaiaa Eritsuku
Ei Dooraa Jatsuku
Emu Mosurei Josefu
Dei Waitsueru Suteiibun
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International Business Machines Corp
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Publication date
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Publication of JPH0159774B2 publication Critical patent/JPH0159774B2/ja
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    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
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    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/0805—Details of the phase-locked loop the loop being adapted to provide an additional control signal for use outside the loop
    • G—PHYSICS
    • G05—CONTROLLING; REGULATING
    • G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
    • G05F1/00—Automatic systems in which deviations of an electric quantity from one or more predetermined values are detected at the output of the system and fed back to a device within the system to restore the detected quantity to its predetermined value or values, i.e. retroactive systems
    • G05F1/10—Regulating voltage or current 
    • G05F1/46—Regulating voltage or current  wherein the variable actually regulated by the final control device is DC
    • G05F1/462—Regulating voltage or current  wherein the variable actually regulated by the final control device is DC as a function of the requirements of the load, e.g. delay, temperature, specific voltage/current characteristic
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Description

【発明の詳細な説明】 本発明は集積回路チツプのための電力制御装置
に関し、更に具体的にいえば、電源の変動などに
よる論理回路の速度差を最小にするように電力を
制御する装置に関する。
現在の回路設計の手法によれば、論理回路、論
理アレイ回路は特定の電力レベルで動作するよう
に設計される。論理ゲートにおいて特定の電力レ
ベル又は特定の電流レベルを維持するのに用いら
れる回路として従来種々のものが提案されてい
る。特に電流スイツチ技術は温度、電源あるいは
プロセスに変動があつた場合に論理ゲート内の電
流レベル変化を最小に保つための付加的回路をチ
ツプ上に有する。第１図は典型的な論理回路のゲ
ート遅延−電力特性曲線を示している。現在の設
計手法では、左向きの矢印で示されるように、先
ず電力レベルを選んでその電力レベルを維持する
ようにし、そのときの回路速度を受け入れる形で
設計されている。勿論設計は種々の状態での性能
の変化を最小にするように行なわれる。第１図の
回路遅延−電力特性曲線は状況に応じて変わり、
傾斜が変わる場合もある。同時に、電力調整回路
自体も擾乱の要素を有する。
第２図は本発明による好ましい設計技術を例示
するのに用いられるゲート遅延−電力特性曲線を
示している。この場合は、下向きの矢印によつて
示されているように、論理ゲートの速度即ち遅延
が選択され、回路内の電力がこの速度を達成する
ように調節される。これはチツプ上の論理回路の
変わりやすい性能特性に対して感知性を示す特別
のオン・チツプ回路を設計することによつて達成
される。この特別の回路（遅延調整回路）はシス
テム領域の周期的基準信号又はクロツクと比較さ
れるチツプ性能（速度−電力特性）を表わすオ
ン・チツプ信号を発生する。この比較により、チ
ツプ上の論理回路の電力を制御して性能を制御す
る電力制御信号が発生される。即ち、一定のゲー
ト遅延に対応するゲート遅延−電力特性曲線上の
点が得られるように制御する。基準信号をシステ
テム内のすべてのチツプに接続することにより、
すべてのチツプは同じ相対的性能即ちゲート遅延
（即ち速度）を持つことになる。これは基準信号
とオン・チツプ信号の連続的比較によつて行なわ
れるから、電源、温度あるいはプロセスの変動に
よる回路速度の差が最小にされる。
本発明は、簡単にいえば、ゲート遅延−電力特
性曲線を有する複数の相互接続された論理回路を
夫々有する１つ以上の集積回路チツプを含む電子
装置において、各チツプ上の各論理回路への電力
を調整するための電力制御手段を設けることによ
り、各チツプ上の各論理回路のゲート遅延が互い
に基本的に等しくなるようにしたものである。
本発明の好ましい実施態様では、複数の集積回
路チツプ、周期的クロツク・パルス源、及び接続
手段を有する電子装置が提供される。各チツプは
遅延調整手段及び比較的独特の速度−電力特性を
有する複数の論理回路を有し、各チツプ上の遅延
調整手段は周期的クロツク・パルスの周期性及び
そのチツプ上の論理回路の速度−電力特性上の動
作点と関連づけられた電気的表示を発生するため
の能動回路手段を含み、各チツプ上の接続手段は
そのチツプ上の遅延調整手段によつて発生された
電気的表示を同じチツプ上の論理回路に供給し、
そして、チツプ上の論理回路に与えられる電力は
チツプ毎に変わりうるが各チツプ上の論理回路の
速度が基本的に互いに等しくなるように制御され
る。
次に図面を参照して良好な実施例について説明
する。第１図はすべての論理回路系が示す典型的
な論理ゲート遅延−電力特性曲線を示している。
現在の設計方式では論理ゲートを特定の電力レベ
ルで動作させる。特定の電力レベル又は電流設定
を維持しようとする考えは種々の問題を含む。第
１の問題は半導体装置の製造に関連する。通常の
半導体製造過程にはプロセスに影響する小さな擾
乱があり、これらは第１図の速度−電力特性曲線
の位置に影響を与える。曲線が変わるとゲート遅
延も変わる。第２の問題は論理回路において特定
の電力レベル又は電流レベルを維持するように設
計される支持回路である。これらの回路もプロセ
ス変動の影響を受けると同時に、システム内では
電源及び温度の変動の影響を受ける。結果とし
て、論理ゲートの電力はかなり精密に制御されて
も、ゲート遅延はかなり変動することになる。
第２図は本発明による設計手法を示している。
本発明では、プロセス、温度あるいは電源などの
変動によつて速度−電力曲線が変化した場合、論
理ゲートの電力が変わつてもゲート遅延が一定に
なるように調整される。
第３図はシステム・レベルでの本発明の実施を
示している。複数の集積回路チツプ１〜ｎが設け
られ、各チツプは遅延調整装置４及び複数の相互
接続された論理回路を含む。各論理回路は「第１
０図」の表示を含むブロツクとして示されてい
る。図では各チツプに３つの論理回路しか示され
ていないが、実際には数百以上の論理回路が用い
られ、また図では具体的に示されていないが、チ
ツプ及び各チツプ上の論理回路は互いに相互接続
される。この例では第１０図に関して後述する電
流スイツチECL論理回路が用いられているが、
本発明はTTL、DTL、I2Lなどの他の論理回路
方式でも実施できることは勿論である。各チツプ
上の遅延調整回路４は同じクロツク信号を受取
り、そのチツプ上の残りの論理ゲートへの電力を
制御する。各遅延調整回路４は別個のオン・チツ
プ信号VCS1〜VCSnを発生する。信号VCSは電
流源電圧を制御することによつて論理ゲートの電
力を制御するのに用いられる。信号VCS1〜
VCSnの振幅は必ずしも一定の関係を持つわけで
はなく、所望のゲート遅延（速度）を与えるゲー
ト遅延−電力曲線上の点を示す。クロツク信号は
遅延調整回路４のための速度情報又はタイミング
情報を含む。遅延調整回路４はこのクロツク信号
を受取つて、これをオン・チツプ感知回路の信号
と比較し、クロツク信号が示すのと同じ速度を達
成するようにそのチツプ上の論理ゲート内の電力
を調整する。このようにして、電力はチツプ毎に
変わつても、チツプからチツプへの速度は一定に
保たれる。システム内のすべてのチツプが同じ速
度の論理ゲートを持つから、システム設計者は低
速チツプ及び高速チツプに応じた設計をする必要
がない。クロツク信号はシステム・クロツク信号
であるのが好ましいが、システム・クロツク信号
以外の基準信号でもよい。
第４図は遅延調整回路４を示している。遅延調
整回路４は位相比較回路、ロー・パス・フイル
タ、バツフア回路（電力増幅器）、電圧制御型発
振器VCO、及びレベル・シフト回路で構成され
ている。位相比較回路はオフ・チツプのクロツク
信号とオン・チツプのシフトされたVCO信号の
比較を行なう。出力Ｕ及びは入力クロツク信号
とシフトされたVCO信号の位相差に直接比例し
たパルス幅を有する信号を与える。このパルス幅
感知信号は入力クロツク周波数と同じ周波数を有
する。信号Ｕ及びはロー・パス・フイルタに行
き、この信号から入力クロツク周波数を除去す
る。出力VCS′はロー・パス・フイルタへのパル
ス幅入力信号に比例したDC電圧であり、バツフ
ア回路に印加される。バツフア回路は利得１の増
幅器である。これはロー・パス・フイルタ信号
VCS′に対して高い入力インピーダンスを有する。
バツフア回路はチツプ上の他のゲート及びVCO
回路へVCS信号を供給するため低い出力インピ
ーダンスを有する。VCS信号はチツプ上の論理
ゲートの電力を制御する。この特定の例では、信
号VCSは第１０図の論理ゲートの電流源の電流
を制御する。VCS信号が増大すれば回路の電力
が増大しVCS信号が減少すれば回路の電力が減
少する。VCOはVCS信号に比例した周波数を有
する信号RLFを発生する。VCO回路はチツプの
残りの部分の論理ゲートと同じ速度−電力特性を
持つべきである。従つてVCS信号によつて論理
ゲートのゲート遅延が変えられるときはVCO回
路の周波数も変えられる。出力信号RLFは周期
的論理信号である。VRは基準電圧である。これ
ら２つの信号はレベル・シフト回路に行き、レベ
ル・シフト回路は入力クロツク信号と同じ論理レ
ベルを有し信号RLFと同じ周波数の出力信号
（シフトされたVCO信号）を発生する。この遅延
調整回路は位相ロツク・ループを形成している。
この位相ロツク・ループ技術を用いることによ
り、VCO回路は入力クロツク信号にロツクしよ
うとする。VCO回路がいつたんロツクされたな
らば、チツプ上の残りの論理ゲートの電力は変え
られてしまつており、ゲート遅延は今度は入力ク
ロツク周波数信号によつて制御されることにな
る。入力クロツク信号はシステム内のすべてのチ
ツプに与えられ、論理ゲートの消費する電力、温
度、プロセスの変動に関係なく個々のチツプのゲ
ート遅延を制御する。
位相比較回路、ロー・パス・フイルタ、バツフ
ア回路、及びレベル・シフト回路はチツプ上にあ
る必要はない。チツプ上にあるべき重要な回路は
チツプ上に存在するゲート回路の速度又はゲート
遅延を感知するVCO回路である。位相比較回路
等の他の４つの回路はもう１つのチツプ上にオ
フ・チツプの形で設けられてもよく、個別部品で
つくられてもよい。しかしVCO回路は制御され
るべき論理ゲートと同じチツプ上に存在しなけれ
ばならない。
第５図は位相比較回路の論理ブロツク図であ
る。この回路は例えばモトローラ社の“位相周波
数検出器”MC12040と論理的に等価である。こ
の例では各OR論理ゲートは第１２図の回路で構
成されている。この論理回路の機能は２つの入力
信号即ちオフ・チツプのシステム・クロツク信号
とシフトされたVCO信号の位相を比較し、そし
て入力信号と同じ周波数を有し且つ２つの入力信
号の位相差に比例したパルス幅を有する論理信号
を出力に発生することである。
第６図はロー・パス・フイルタを示している。
入力Ｕ及びは一緒に加え合わされ、キヤリア周
波数を除去するようにフイルタされる。出力
VCS′はDC信号である。ロー・パス・フイルタの
カツトオフ周波数は出力VCS′のリプルを最小に
し且つ同時に位相ロツク・ループ内の安定性を維
持するように設計される。
第１１図は基準発生器を示している。電圧は素
子TA〜TDによつて発生される。素子TEは基準
信号VREFを他の回路へ与えるように駆動するの
に用いられる。この基準電圧は第１２図に示され
ている位相比較回路のための論理ゲートの論理ス
レシヨルドとして、また第９図に示されているレ
ベル・シフトにおいて論理信号のための基準電圧
として用いられる。
第８図はVCO回路を示している。VCO回路は
遅延調整回路によつてゲート遅延即ち速度を調整
されるべき形式の複数の論理回路で構成されるの
が好ましい。この例では、遅延調整回路によつて
ゲート遅延を調整されるべきチツプ上の論理回路
は第１０図に示されている電流スイツチECL回
路である。VCO回路はループ構成に接続された
第１０図のＮ個の論理ゲートで構成されている。
ゲート１の出力がゲート２の入力に与えられるよ
うにゲートＮまで順次前段の出力が次段の入力に
与えられ、ゲートＮの出力はゲート１の入力に戻
されている。VCO回路は再循環式ループ周波数
（RLF）構成にされており、信号反転の総数は奇
数にされている。VCO回路はＮ個のゲートのゲ
ート遅延に依存した周波数で発振する。各ゲート
の実際のゲート遅延は信号VCSによつて制御さ
れる。信号VCSは各ゲートの電力を制御する。
ゲート遅延の変化は信号RLFの周波数に変化を
与える。信号VCSが増大するとRLF周波数が増
加しVCS信号が減少するとRLF周波数が減少す
る。RLF出力はレベル・シフト回路に与えられ、
信号VRはレベル・シフト回路及びループのゲー
ト回路の論理基準信号になる。
第９図はレベル・シフト回路を示している。そ
の目的は信号RLFの論理レベルを、オフ・チツ
プのクロツク信号と合致するレベルに変えること
である。信号RLFは信号VRよりも高い電圧レベ
ルと信号VRよりも低い電圧レベルの間で変化す
る。素子TA〜TC、Ｄは素子TCを通る電流が入
力電圧RLFに依存して素子TA又は素子TBに流
れるような論理ゲート・スイツチ構成を形成して
いる。第１１図によつて得られる信号VREFは２
つの機能のために用いられる。第１の機能は電流
源素子TC及びＤに対して基準電流を発生するこ
とである。この基準電流は素子Ｇ、TF及びＥに
よつて発生され、そして素子TF及びTCの電流ミ
ラー構成により電流源素子TC、Ｄに供給される。
第２の機能は出力信号即ちシフトされたVCO信
号をダイオードＪ、Ｈによりクランプし、出力信
号のレベルをVREFよりもダイオード電圧降下分
だけ高いレベル又はVREFよりもダイオード電圧
降下分だけ低いレベルにすることである。入力信
号電圧RLFが電圧VRを越えると素子TAに電流
が流れ素子Ｋの電流は素子Ｊに流れて、VREFよ
りもダイオード電圧降下分だけ高にレベルのシフ
トされたVCO信号を与える。信号RLFが電圧VR
よりも低いときは素子TBに電流が流れて素子Ｋ
の全電流を素子TBに引張り、信号VREFからの
電流を素子Ｈに与える。これにより、VREFより
もダイオード電圧降下分だけ低い出力信号即ちシ
フトされたVCO信号を発生する。この回路の働
きは信号RLFの電圧基準をVREFの基準に移動
させることである。出力信号はRLFと同じ周波
数であるが異なつた論理レベルを有する。
第１２図は第５図の位相比較回路で用いられる
内部ゲートを示している。このゲートの動作は電
流スイツチECLゲートと同様である。基準電圧
VREFは第１１図の回路によつて発生される。出
力はVREFよりもダイオード電圧降下分だけ高に
レベル又は低いレベルにクランプされる。第１２
図では２つの入力トランジスタTA、TBしか示
されていないが、同様にして３入力又は４入力の
論理ゲートを形成するようにトランジスタを付加
しうる。入力１又は２の電圧がVREFよりも高い
ときはトランジスタTA又はTBに電流が流れて
出力を、VREFよりもダイオード電圧降下分だ
け低いレベルにする。出力φはダイオード電圧降
下分だけVREFよりも高い。入力１及び２が共に
VREFよりも低ければ素子TCに電流が流れ、φ
信号をダイオード電圧降下分だけVREFよりも低
い値にする。出力はダイオード電圧降下分だけ
VREFよりも高い。回路の出力は位相ロツク・ル
ープの残りの部分を制御するのに適当な電圧を与
えるためダイオード・クランプされる。
第１０図は本発明に従つてゲート遅延の調整さ
れるチツプ上の典型的な論理ゲートであつて、こ
れは第８図のVCO回路で用いられる論理ゲート
でもある。素子TD、Ｅは信号VCSによつて制御
される電流源を形成する。信号VCSは論理ゲー
ト内の電力従つてその速度を直接制御する。論理
ゲートは２つの入力トランジスタTA、TBを含
むように示されているが、もつと多数の入力トラ
ンジスタも使用しうる。出力φ及びは信号VR
よりもダイオード電圧降下分だけ高くなるか又は
低くなるようにVR信号にダイオード・クランプ
される。入力１又は２がVRよりも高ければTD
の電流はその導通トランジスタに流れ、出力は
VRよりもダイオード電圧降下分だけ低いものと
なり、出力φは逆に高いものとなる。入力１、２
が共にVRよりも低ければ、出力はダイオード
電圧降下分だけVRよりも高くなり、出力φは、
逆に低くなる。信号VRは遅延調整回路によつて
制御されるすべての論理ゲート及びVCO回路の
論理ゲートに与えられるから、これらの論理ゲー
トはすべて同じスレシヨルドを用いている。
第７図はバツフア回路を示している。これは信
号VCS′に対して高い入力インピーダンスを与え、
信号VCSに対して低い出力インピーダンスを与
えるから、この信号は第４図に示される様にチツ
プ上の全ての論理ゲートに対して供給できる。こ
の回路は利得１の差動増幅器である。素子TA、
TB、Ｄによつて差動動作が得られる。入力
VCS′はノード１の信号と比較される。素子TE、
TF、TH、Ｇ、Ｊ、Ｋはノード１の信号が入力
VCS′と等しくなるようにする信号調整機能を与
える。素子TM、Ｎは論理ゲート及びVCO回路
に供給される信号VCSを与えるため付加的な出
力バツフア機能及び電圧変換機能を与える。
第４Ａ図は第４図の遅延調整回路の動作に関連
する波形を示している。位相比較回路への入力は
夫々波形Ｗ１（クロツク信号）及び波形Ｗ２（シ
フトされたVCO波形）である。これらの波形は
VREFよりも高い部分及び低い部分を有する。ま
た波形Ｗ１及びＷ２は同じ周期性即ちパルス反復
率を有する。しかしクロツク波形Ｗ１はシフトさ
れたVCO信号波形Ｗ２よりも位相が進んでいる。
位相比較器の出力ＵはL1で示される定常レベル
にある。レベルL1はVREFよりも大きい。もう
１つの出力は波形Ｗ３によつて示されている
が、これは波形Ｗ１と同じ周期性を持つた周期的
パルス列である。波形Ｗ３のパルスの持続時間は
波形Ｗ１及びＷ２の位相差に等しいか又は直接比
例する。信号VCS′は定常状態レベルL2にある。
信号VCS′の大きさL2は信号Ｕ（L1）及び（波
形Ｗ３）の平均電位、及び波形Ｗ３のパルスの持
続時間の関数である。第７図の回路機能からわか
るように、信号VCSは信号VCS′の大きさL2より
もトランジスタのベース・エミツタ電圧（0.8V）
だけ低い大きさL3を有する。信号VCS′の大きさ
L2がVREFよりも増分値Δだけ高いとすると、
信号VCSはVREF−0.8VよりもΔだけ高いこと
になる。波形Ｗ４は信号RLFに対応する周期的
パルス列を示している。波形Ｗ２とＷ４は周期性
及びパルスの持続時間で互いに対応していること
がわかる。信号RLFはレベル・シフト回路によ
りシフトされ、シフトされたVCO信号となる。
信号VCS（L3）は遅延調整回路のバツフア回路
出力である。この出力VCSは論理回路の動作す
るゲート遅延−電力特性曲線上の動作点を決める
際に本発明に従つて利用される。信号VCSの大
きさは信号VCSを受取る論理回路の一定の速度
即ちゲート遅延を決める。
次に、本発明の他の実施態様について説明す
る。第１３図はゲート遅延の調整されるべき論理
回路が第１４図に示されるようなTTL回路で構
成された場合に本発明において用いるのに適した
VCO回路のブロツク図である。入力信号VCSは
各論理ゲート（第１４図）の電力を制御する。前
に述べたようにVCO回路内の論理ゲートの電力
を変えると信号RLFの周波数が変えられる。こ
の実施の場合は、信号RLFの論理電圧レベルを
変えるために第４図に示されているレベル・シフ
ト回路は不要である。この場合は信号RLFを直
接位相比較回路に供給できるから、信号VR及び
シフトされたVCO信号はなくなる。必要に応じ
て別のレベル・シフト回路を設けることも可能で
ある。位相比較論理回路にTTL又は他の論理を
用いた場合も、信号Ｕ及びが適当な電圧／電流
レベル、その他の必要な特性を持つように設計す
る必要があろう。
第１４図は第１３図のVCO回路で使用しうる
TTLゲートの一例を示している。この分野で知
られている他の構成のTTLも使用しうる。バツ
フア回路により発生される信号VCSはVCO回路
の論理ゲート及びチツプの残りの部分の論理ゲー
トに与えられる。制御信号VCSは論理ゲート
（第１４図）の電力を変える。VCSが増大すると
論理ゲートへに電力が増え、ゲート遅延が減少す
る。同様にVCSが減少すると論理ゲートへの電
力が減り、ゲート遅延が増大する。信号VCSの
電圧レベルは電圧レベルが更に増大してもゲート
遅延がそれ以上減少しないような所まで増大しう
る。
第１５図はゲート遅延の調整されるべき論理回
路が第１６図又は第１７図に示されるようなI2L
回路で構成された場合に本発明で用いるのに適し
たVCO回路のブロツク図である。入力信号（第
１６図の論理ゲートに対してはVCS、第１７図
の論理ゲートに対してはVCS″）は各論理ゲート
の電力を制御する。レベル・シフト回路は用いら
れても又は用いられなくてもよい。
第１６図、第１７図は２つのI2L論理ゲートを
示している。第１６図は素子TAを通る電流が可
変電圧VCSによつて制御されるものであり、電
圧VCCは一定である。従つて信号VCSの電圧が
減少すると論理ゲートへの電力が増え、論理ゲー
ト遅延を減少させる。同様に信号VCSの電圧が
増大すると論理ゲートへの電力が減り、論理ゲー
ト遅延を増大させる。素子TAは抵抗Ｂを介して
VCCに接続されている。位相比較回路（第５図）
によつて発生される信号Ｕ及びは論理的に反転
（及びＤ）される必要がある。
第１７図は素子Ｂの電圧変化によつて制御され
るI2Lゲートであり、素子TAのベースはアース
に接続されている。従つて信号VCSが変わると
素子TAの電流が変わる。信号VCSの電圧が増え
ると論理ゲートの電力が増え、論理ゲート遅延が
減少する。同様に信号VCSの電圧が減少すると
論理ゲートの電力が減り、ゲート遅延が増大す
る。この特定の論理ゲートでは信号VCSはVCO
回路及びチツプ上の残りの論理ゲートに分配され
ない。その代わりに信号VCS″がVCO回路及び残
りの論理ゲートに分配される。
第１８図はゲート遅延の調整されるべき論理ゲ
ート回路が第１９図に示されるようなFET回路
で構成された場合に使用しうるVCO回路を示し
ている。入力信号VCSは各FET論理ゲート（第
１９図）への電力を制御する。VCOの論理ゲー
トの電力が変えられることにより信号RLFの周
波数が変えられる。FET論理ゲートへの電力が
増大するとゲート遅延が減少し、電力が減るとゲ
ート遅延が増える。
以上本発明の好ましい実施の態様について説明
したが、本発明はその範囲内において例えば以下
に示すように種々の変更を行ないうる。
１ 必ずしも位相ロツク・ループをもちいる必要
はなく、周波数ロツク・ループも使用しうる。
２ 必ずしもシステム・クロツクを用いる必要は
なく、別のクロツク信号でもよい。
３ VCO回路ループで用いられるゲートは必ず
しもインバータのみでなくてもよい。
４ 周波数の比較は２つのRCフイルタと電圧比
較によつて行ないうる。
５ チツプ上に複数の遅延調整回路を設けること
も可能である。
６ バツフア回路は１以外の利得を有してもよ
い。
７ バツフア回路にロー・パス・フイルタを組込
むこともできる。
本発明の概念は次のように要約される。
速度−電力特性曲線を示す回路であれば任意の
回路において、その回路への電力を変えることに
より回路速度を調整することができる。
電力を変えるための手段は、基本的には、基準
信号（クロツク）と、（調整されるべき論理ゲー
トでつくられた）発振器と、基準信号と発振器信
号を比較して“誤差”信号を発生する手段と、こ
の誤差信号を適正な制御信号に変換する手段から
なつている。
発振器はこの分野で知られている技術の任意の
ものでつくることができる。
周波数−電圧／電流変換機能をする比較器はパ
ルス幅変調、Ｄフリツプ・フロツプ、Ｄ／Ａ変換
又は位相ロツク・ループなどの当該技術分野で利
用しうる任意の手段で構成しうる。本明細書で
は、例示のため、位相比較位相ロツク・ループが
詳細に説明された。
【図面の簡単な説明】
第１図は従来の設計手法を説明するために用い
られる典型的なゲート遅延−電力特性曲線、第２
図は本発明の設計手法を説明するために用いられ
る同様のゲート遅延−電力特性曲線、第３図は本
発明によるシステム・レベルでの概略構成図、第
４図は本発明による遅延調整回路の実施例、第４
Ａ図は第４図の遅延調整回路の例示動作波形図、
第５図は位相比較回路のブロツク図、第６図はロ
ー・パス・フイルタ回路、第７図はバツフア回
路、第８図はVCO回路、第９図はレベル・シフ
ト回路、第１０図は本発明に従つてゲート遅延の
調整されるべき論理ゲートの例示回路、第１１図
は第９図のレベル・シフト回路及び第１２図の内
部論理ゲートで用いられる基準電圧発生器、第１
２図は第５図の位相比較回路で用いられる内部論
理ゲート、第１３図は第１４図のTTL論理ゲー
トが用いられた場合のVCO回路、第１４図はゲ
ート遅延の調整されるべき論理回路がTTLで構
成された場合の例示回路、第１５図は第１６図又
は第１７図のI2L論理ゲートが用いられた場合の
VCO回路、第１６図及び第１７図は夫々ゲート
遅延の調整されるべき論理回路がI2Lで構成され
た場合の例示回路、第１８図は第１９図のFET
論理ゲートが用いられた場合のVCO回路、第１
９図はゲート遅延の調整されるべき論理回路が
FETゲートで構成された場合の例示回路である。

Claims (1)

  1. 【特許請求の範囲】 １ 電力制御信号を受取る入力端子を有し該電力
    制御信号に応答してゲート遅延が変わる論理回路
    を各々含む１つ以上の集積回路チツプと、各集積
    回路チツプ対応に設けられた遅延調整回路とを含
    む電子装置であつて、上記遅延調整回路は、 電力制御信号を受取る入力端子を有し、該電力
    制御信号に応答して、当該遅延調整回路と対応す
    る集積回路チツプ上の論理回路のゲート遅延−電
    力特性と対応して周波数が変わる出力を発生する
    電圧制御型発振回路と、 基準クロツク信号と上記発振回路の出力との位
    相関係を比較する比較回路と、 上記比較回路の出力に応答し、上記１つ以上の
    集積回路チツプ上の論理回路のゲート遅延を所定
    の値にするように、当該遅延調整回路と対応する
    集積回路チツプ上の論理回路の上記入力端子へ電
    力制御信号を供給すると共に該電力制御信号を上
    記発振回路の上記入力端子へ供給する電力制御手
    段とを有することを特徴とする電子装置。
JP5067481A 1980-05-16 1981-04-06 Electronic device Granted JPS5710530A (en)

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