JPH0566790B2 - - Google Patents
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- Publication number
- JPH0566790B2 JPH0566790B2 JP58018050A JP1805083A JPH0566790B2 JP H0566790 B2 JPH0566790 B2 JP H0566790B2 JP 58018050 A JP58018050 A JP 58018050A JP 1805083 A JP1805083 A JP 1805083A JP H0566790 B2 JPH0566790 B2 JP H0566790B2
- Authority
- JP
- Japan
- Prior art keywords
- signal
- circuit
- pulse
- killer
- vertical blanking
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N5/00—Details of television systems
- H04N5/76—Television signal recording
- H04N5/91—Television signal processing therefor
- H04N5/93—Regeneration of the television signal or of selected parts thereof
- H04N5/932—Regeneration of analogue synchronisation signals
Landscapes
- Engineering & Computer Science (AREA)
- Multimedia (AREA)
- Signal Processing (AREA)
- Synchronizing For Television (AREA)
- Television Signal Processing For Recording (AREA)
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は水平同期信号発生回路に関し、例えば
ビデオテープレコーダ（VTR）等の映像信号再
生装置において記録媒体から再生された同期信号
に含まれる入力水平同期信号の位相に追従する出
力水平同期信号を発生させる場合に適用して好適
なものである。
ビデオテープレコーダ（VTR）等の映像信号再
生装置において記録媒体から再生された同期信号
に含まれる入力水平同期信号の位相に追従する出
力水平同期信号を発生させる場合に適用して好適
なものである。
従来例えばVTRの水平同期信号発生回路とし
て第１図の構成のものが用いられている。テープ
の記録トラツクを交互に走査する２個の回転ヘツ
ドによつて再生された輝度信号Ｙは入力端子１を
介して同期分離回路２に与えられ、第２図Ａに示
す如く、垂直ブランキング区間Ｔ１では水平同期
周期Ｈの水平同期パルスPHと1/2Ｈ周期の等化パ
ルスPEとでなり、また垂直ブランキング区間Ｔ
１以外の区間Ｔ２では周期Ｈの水平同期パルス
PHでなる同期信号Ｓ１を分離する。
て第１図の構成のものが用いられている。テープ
の記録トラツクを交互に走査する２個の回転ヘツ
ドによつて再生された輝度信号Ｙは入力端子１を
介して同期分離回路２に与えられ、第２図Ａに示
す如く、垂直ブランキング区間Ｔ１では水平同期
周期Ｈの水平同期パルスPHと1/2Ｈ周期の等化パ
ルスPEとでなり、また垂直ブランキング区間Ｔ
１以外の区間Ｔ２では周期Ｈの水平同期パルス
PHでなる同期信号Ｓ１を分離する。
この同期信号Ｓ１は3/4Ｈの限時動作時間を有
するモノマルチバイブレータでなるハーフＨキラ
ー回路３に与えられ、同期信号Ｓ１の立下りでト
リガし、これにより第２図Ｂに示す如く、同期信
号Ｓ１の立下り時点から3/4Ｈの時間の間論理
「Ｌ」レベルに立下る周期ＨのハーフＨキラーパ
ルス出力Ｓ２を出力する。因みに垂直ブランキン
グ区間Ｔ１の以前においてハーフＨキラー回路３
は周期Ｈの水平同期パルスPHによつてトリガさ
れているので、垂直ブランキング区間Ｔ１に入つ
たとき周期が1/2ＨのハーフＨパルス（すなわち
等化パルスPE）はハーフＨキラー回路３が限時
動作をしている間に到来するのでこの回路３をト
リガできず、結局ハーフＨキラー回路３は垂直ブ
ランキング区間Ｔ１においても周期1Hの水平同
期パルスPHに応動することにより周期1Hハーフ
Ｈキラーパルス出力Ｓ２を出力することになる。
するモノマルチバイブレータでなるハーフＨキラ
ー回路３に与えられ、同期信号Ｓ１の立下りでト
リガし、これにより第２図Ｂに示す如く、同期信
号Ｓ１の立下り時点から3/4Ｈの時間の間論理
「Ｌ」レベルに立下る周期ＨのハーフＨキラーパ
ルス出力Ｓ２を出力する。因みに垂直ブランキン
グ区間Ｔ１の以前においてハーフＨキラー回路３
は周期Ｈの水平同期パルスPHによつてトリガさ
れているので、垂直ブランキング区間Ｔ１に入つ
たとき周期が1/2ＨのハーフＨパルス（すなわち
等化パルスPE）はハーフＨキラー回路３が限時
動作をしている間に到来するのでこの回路３をト
リガできず、結局ハーフＨキラー回路３は垂直ブ
ランキング区間Ｔ１においても周期1Hの水平同
期パルスPHに応動することにより周期1Hハーフ
Ｈキラーパルス出力Ｓ２を出力することになる。
このハーフＨキラーパルス出力Ｓ２はその立下
りでモノマルチバイブレータ構成の遅延回路４を
トリガし、その遅延パルス出力Ｓ３（第２図Ｃ）
の立下りでモノマルチバイブレータ構成のバース
トゲートパルス発生回路５をトリガしてバースト
ゲートパルス出力Ｓ４（第２図Ｄ）を得て傾斜信
号発生回路６にリセツト信号として与える。なお
このバーストゲートパルス出力Ｓ４は別途クロマ
回路において得られる色搬送信号のバースト信号
をゲートできる位置及びパルス幅を有し、別途バ
ースト信号を抽出するためにも用いられる。
りでモノマルチバイブレータ構成の遅延回路４を
トリガし、その遅延パルス出力Ｓ３（第２図Ｃ）
の立下りでモノマルチバイブレータ構成のバース
トゲートパルス発生回路５をトリガしてバースト
ゲートパルス出力Ｓ４（第２図Ｄ）を得て傾斜信
号発生回路６にリセツト信号として与える。なお
このバーストゲートパルス出力Ｓ４は別途クロマ
回路において得られる色搬送信号のバースト信号
をゲートできる位置及びパルス幅を有し、別途バ
ースト信号を抽出するためにも用いられる。
傾斜信号発生回路６はパルス出力Ｓ４が与えら
れるごとにリセツトされて第２図Ｅに示す如く所
定の高いレベルに立上げられ、かつパルス出力Ｓ
４が与えられていない間所定の傾斜で立下つて行
く傾斜信号Ｓ５を発生し、これをフエーズロツク
ドループ（PLL）回路７の位相比較回路８に入
力する。PLL回路７は位相比較出力をループフ
イルタ９において直流化して電圧制御発振器
（VCO）１０に与え、その発振出力Ｓ６（第２図
Ｆ）を位相比較回路８にフイードバツクする。な
お傾斜信号発生回路６は発振出力Ｓ６のデユーテ
イ比が50〔％〕になるように傾斜信号Ｓ５の傾き
を設定されている。
れるごとにリセツトされて第２図Ｅに示す如く所
定の高いレベルに立上げられ、かつパルス出力Ｓ
４が与えられていない間所定の傾斜で立下つて行
く傾斜信号Ｓ５を発生し、これをフエーズロツク
ドループ（PLL）回路７の位相比較回路８に入
力する。PLL回路７は位相比較出力をループフ
イルタ９において直流化して電圧制御発振器
（VCO）１０に与え、その発振出力Ｓ６（第２図
Ｆ）を位相比較回路８にフイードバツクする。な
お傾斜信号発生回路６は発振出力Ｓ６のデユーテ
イ比が50〔％〕になるように傾斜信号Ｓ５の傾き
を設定されている。
このようにしてVCO１０の出力端には入力端
子１に到来する輝度信号Ｙに含まれる水平同期信
号PHに追従して同期するように位相ロツクされ
たデユーテイ比が１／２の発振出力Ｓ６が得ら
れ、これが出力水平同期信号として出力端子１１
に送出される。なおこの出力水平同期信号Ｓ６は
別途クロマ回路において再生された低域変換クロ
マ信号を搬送色信号に再変換する際の基準周波数
として用いられる。
子１に到来する輝度信号Ｙに含まれる水平同期信
号PHに追従して同期するように位相ロツクされ
たデユーテイ比が１／２の発振出力Ｓ６が得ら
れ、これが出力水平同期信号として出力端子１１
に送出される。なおこの出力水平同期信号Ｓ６は
別途クロマ回路において再生された低域変換クロ
マ信号を搬送色信号に再変換する際の基準周波数
として用いられる。
ところが第１図の従来の水平同期信号発生回路
によるとPLL回路７から送出される発振出力Ｓ
６の位相が輝度信号Ｙの水平同期信号PHからず
れるおそれがある。例えばヘツドを回転ドラムに
固着されたバイモルフ上に装着し、テープ上の記
録トラツクからずれた場合記録トラツクを走査す
る間にバイモルフを駆動してヘツドを記録トラツ
クにトラツキングさせるいわゆるダイナミツクト
ラツキング方式を用いる場合には、回転ヘツドが
走査している記録トラツクを切換える際にバイモ
ルフが一時的に非動作状態に戻りこれに応じてヘ
ツドがジヤンプすることにより、輝度信号にひげ
状の雑音パルスが生ずるおそれがある。この回転
ヘツドの切換えは通常ブランキング区間Ｔ１にお
いて行うことにより、切換えにともなつてビデオ
信号に混入する雑音が画面上に出ないようになさ
れている。
によるとPLL回路７から送出される発振出力Ｓ
６の位相が輝度信号Ｙの水平同期信号PHからず
れるおそれがある。例えばヘツドを回転ドラムに
固着されたバイモルフ上に装着し、テープ上の記
録トラツクからずれた場合記録トラツクを走査す
る間にバイモルフを駆動してヘツドを記録トラツ
クにトラツキングさせるいわゆるダイナミツクト
ラツキング方式を用いる場合には、回転ヘツドが
走査している記録トラツクを切換える際にバイモ
ルフが一時的に非動作状態に戻りこれに応じてヘ
ツドがジヤンプすることにより、輝度信号にひげ
状の雑音パルスが生ずるおそれがある。この回転
ヘツドの切換えは通常ブランキング区間Ｔ１にお
いて行うことにより、切換えにともなつてビデオ
信号に混入する雑音が画面上に出ないようになさ
れている。
しかし第３図Ａに示すように同期信号Ｓ１にひ
げ状の雑音パルスPNがハーフＨキラー回路３が
限時動作をしていない1/4Ｈ区間（第３図Ｂ）に
おいて発生すると、ハーフＨキラー回路３はその
時点tOにおいて限時動作を開始するためその後に
到来する入力水平同期信号PHによつてはトリガ
されず、この入力水平同期信号PHに続いて到来
する等化パルスPEによつてトリガされる状態に
なるおそれがある。この状態になると、ハーフＨ
キラー回路３は以後等化パルスPEによつて繰返
しトリガされる。この状態はその後等化パルス
PEが到来しなくなるまで続き、等化パルスPEが
到来しなくなつた後は入力水平同期信号PHによ
つてトリガされる状態に戻る。
げ状の雑音パルスPNがハーフＨキラー回路３が
限時動作をしていない1/4Ｈ区間（第３図Ｂ）に
おいて発生すると、ハーフＨキラー回路３はその
時点tOにおいて限時動作を開始するためその後に
到来する入力水平同期信号PHによつてはトリガ
されず、この入力水平同期信号PHに続いて到来
する等化パルスPEによつてトリガされる状態に
なるおそれがある。この状態になると、ハーフＨ
キラー回路３は以後等化パルスPEによつて繰返
しトリガされる。この状態はその後等化パルス
PEが到来しなくなるまで続き、等化パルスPEが
到来しなくなつた後は入力水平同期信号PHによ
つてトリガされる状態に戻る。
このようにハーフＨキラー回路３が輝度信号Ｙ
の水平同期信号PHとの同期関係からはずれて等
化パルスPEに同期動作すると、この位相エラー
区間Ｔ３に入る時期及び終る時期において傾斜信
号発生回路６をリセツトするタイミングがずれる
ため（第３図Ｃ）、VCO１０の発振出力Ｓ６の位
相が乱れる結果になる。このことは別途クロマ回
路において画面に色変化を生じさせる不都合を生
ずる。
の水平同期信号PHとの同期関係からはずれて等
化パルスPEに同期動作すると、この位相エラー
区間Ｔ３に入る時期及び終る時期において傾斜信
号発生回路６をリセツトするタイミングがずれる
ため（第３図Ｃ）、VCO１０の発振出力Ｓ６の位
相が乱れる結果になる。このことは別途クロマ回
路において画面に色変化を生じさせる不都合を生
ずる。
同じように輝度信号Ｙに雑音を生じさせる原因
として、記録トラツクを走査している２つの回転
ヘツドが切換わる際にその切換わるタイミングが
ずれた場合がある。この場合も輝度信号Ｙにひげ
状の雑音パルスが入るおそれがあり、そのため上
述の場合と同様にVCO１０の発振出力Ｓ６の位
相が乱れる不都合がある。
として、記録トラツクを走査している２つの回転
ヘツドが切換わる際にその切換わるタイミングが
ずれた場合がある。この場合も輝度信号Ｙにひげ
状の雑音パルスが入るおそれがあり、そのため上
述の場合と同様にVCO１０の発振出力Ｓ６の位
相が乱れる不都合がある。
本発明は以上の点を考慮してなされたもので、
ハーフＨキラー回路３が不要な雑音パルスに応動
するおそれを有効に回避しようとするものであ
る。
ハーフＨキラー回路３が不要な雑音パルスに応動
するおそれを有効に回避しようとするものであ
る。
かかる目的を達成するため本発明においては、
フエーズロツクドループ回路の出力水平同期信号
に基づいて記録媒体から再生された入力水平同期
信号が到来するタイミングで制御パルス信号を発
生する制御パルス信号発生回路を設け、制御パル
ス信号をハーフＨキラー回路に動作許容信号とし
て与える。
フエーズロツクドループ回路の出力水平同期信号
に基づいて記録媒体から再生された入力水平同期
信号が到来するタイミングで制御パルス信号を発
生する制御パルス信号発生回路を設け、制御パル
ス信号をハーフＨキラー回路に動作許容信号とし
て与える。
以下図面について本発明の一実施例を詳述す
る。第４図において、１５は誤動作防止回路で、
第１図との対応部分に同一符号を附して示すよう
に、PLL回路７のVCO１０から得られる発振出
力Ｓ６（第２図Ｆ）を受けるモノマルチバイブレ
ータ構成の制御パルス発生回路１６を有する。こ
の制御パルス発生回路１６は発振出力Ｓ６の立下
りによつてトリガされ、その限時時間τの間論理
「Ｈ」に立上る制御パルス信号Ｓ８（第２図Ｇ）
を発生してオアゲート１７を介してハーフＨキラ
ー回路３のリセツト制御端子１８にイネーブル信
号として入力する。
る。第４図において、１５は誤動作防止回路で、
第１図との対応部分に同一符号を附して示すよう
に、PLL回路７のVCO１０から得られる発振出
力Ｓ６（第２図Ｆ）を受けるモノマルチバイブレ
ータ構成の制御パルス発生回路１６を有する。こ
の制御パルス発生回路１６は発振出力Ｓ６の立下
りによつてトリガされ、その限時時間τの間論理
「Ｈ」に立上る制御パルス信号Ｓ８（第２図Ｇ）
を発生してオアゲート１７を介してハーフＨキラ
ー回路３のリセツト制御端子１８にイネーブル信
号として入力する。
ここで限時時間τはその間に同期信号Ｓ１の入
力水平同期信号PH（第２図Ａ）の立下り部分が生
ずるような長さ及びタイミングに選定され、これ
によりハーフＨキラー回路３は同期信号Ｓ１のう
ち入力水平同期信号PHが立下つたとき論理「Ｈ」
の制御パルス信号Ｓ８（イネーブル状態にするこ
とを意味する）が与えられていることによりリセ
ツト動作するが、入力水平同期信号PH以外の立
下りすなわち雑音パルスPN（第３図Ａ）によつて
はリセツト動作しないようになされている。
力水平同期信号PH（第２図Ａ）の立下り部分が生
ずるような長さ及びタイミングに選定され、これ
によりハーフＨキラー回路３は同期信号Ｓ１のう
ち入力水平同期信号PHが立下つたとき論理「Ｈ」
の制御パルス信号Ｓ８（イネーブル状態にするこ
とを意味する）が与えられていることによりリセ
ツト動作するが、入力水平同期信号PH以外の立
下りすなわち雑音パルスPN（第３図Ａ）によつて
はリセツト動作しないようになされている。
またオアゲート１７には入力端子１９を通じて
垂直ブランキングパルス信号Ｓ９が与えられ（第
２図Ｈ）、これにより垂直ブランキング区間Ｔ１
の間論理「Ｌ」になることによりハーフＨキラー
回路３をデイスイネーブル状態に制御できるよう
にすると共に、その他の区間Ｔ２では論理「Ｈ」
になることによりハーフＨキラー回路３が常時同
期信号Ｓ１の入力水平同期信号PHによつてリセ
ツト動作できるようになされている。かくして
PLL回路７は垂直ブランキング区間Ｔ１以外の
区間Ｔ２では、同期信号Ｓ１の入力水平同期信号
PHに位相ロツクした状態を維持できる。
垂直ブランキングパルス信号Ｓ９が与えられ（第
２図Ｈ）、これにより垂直ブランキング区間Ｔ１
の間論理「Ｌ」になることによりハーフＨキラー
回路３をデイスイネーブル状態に制御できるよう
にすると共に、その他の区間Ｔ２では論理「Ｈ」
になることによりハーフＨキラー回路３が常時同
期信号Ｓ１の入力水平同期信号PHによつてリセ
ツト動作できるようになされている。かくして
PLL回路７は垂直ブランキング区間Ｔ１以外の
区間Ｔ２では、同期信号Ｓ１の入力水平同期信号
PHに位相ロツクした状態を維持できる。
以上の構成において、第２図に垂直ブランキン
グ区間Ｔ１以外の区間Ｔ２では、垂直ブランキン
グパルスＳ９は論理「Ｈ」なのでハーフＨキラー
回路３は第２図Ａ〜Ｆについて上述したと同様に
してリセツト動作することにより、PLL回路７
は同期信号Ｓ１の入力水平同期信号PHに位相ロ
ツクされる。このとき制御パルス発生回路１６の
出力端にはVCO１０の発振出力Ｓ６に基づいて
論理「Ｈ」の制御パルス信号Ｓ８を送出する区間
とそれ以外の論理「Ｌ」の区間とが生ずるが、論
理「Ｌ」の信号をオアゲート１７に与えてもこの
とき垂直ブランキングパルスＳ９は論理「Ｈ」で
あるのでオアゲート１７の出力は論理「Ｈ」にな
り、従つてハーフＨキラー回路３はイネーブル状
態を維持する。
グ区間Ｔ１以外の区間Ｔ２では、垂直ブランキン
グパルスＳ９は論理「Ｈ」なのでハーフＨキラー
回路３は第２図Ａ〜Ｆについて上述したと同様に
してリセツト動作することにより、PLL回路７
は同期信号Ｓ１の入力水平同期信号PHに位相ロ
ツクされる。このとき制御パルス発生回路１６の
出力端にはVCO１０の発振出力Ｓ６に基づいて
論理「Ｈ」の制御パルス信号Ｓ８を送出する区間
とそれ以外の論理「Ｌ」の区間とが生ずるが、論
理「Ｌ」の信号をオアゲート１７に与えてもこの
とき垂直ブランキングパルスＳ９は論理「Ｈ」で
あるのでオアゲート１７の出力は論理「Ｈ」にな
り、従つてハーフＨキラー回路３はイネーブル状
態を維持する。
これに対して垂直ブランキング区間Ｔ１に入る
と、垂直ブランキング信号Ｓ９は論理「Ｌ」にな
り、従つてオアゲート１７の出力は制御パルス信
号Ｓ８が論理「Ｈ」に立上つたときだけ論理
「Ｈ」になり、他の区間区では論理「Ｌ」になる。
そこでハーフＨキラー回路３は制御パルス信号Ｓ
８が立上つたとき生ずる同期信号Ｓ１の入力水平
同期信号PHの立下りによつてリセツト動作し、
その他の区間ではリセツト動作をしなくなる。
と、垂直ブランキング信号Ｓ９は論理「Ｌ」にな
り、従つてオアゲート１７の出力は制御パルス信
号Ｓ８が論理「Ｈ」に立上つたときだけ論理
「Ｈ」になり、他の区間区では論理「Ｌ」になる。
そこでハーフＨキラー回路３は制御パルス信号Ｓ
８が立上つたとき生ずる同期信号Ｓ１の入力水平
同期信号PHの立下りによつてリセツト動作し、
その他の区間ではリセツト動作をしなくなる。
そこで第４図の構成によればたとえ第３図Ａに
ついて上述したようにハーフＨキラー回路３が限
時動作をしていない1/4Ｈ区間において雑音パル
スPNが生じてもハーフＨキラー回路３はリセツ
ト動作はせず、従つて等化パルスPEにも雑音パ
ルスPNにも応動せず本来のハーフＨキラー動作
を確実に実行する。
ついて上述したようにハーフＨキラー回路３が限
時動作をしていない1/4Ｈ区間において雑音パル
スPNが生じてもハーフＨキラー回路３はリセツ
ト動作はせず、従つて等化パルスPEにも雑音パ
ルスPNにも応動せず本来のハーフＨキラー動作
を確実に実行する。
また第４図の構成によれば、垂直ブランキング
信号Ｓ９を用いて垂直ブランキング区間Ｔ１に限
つてハーフＨキラー回路３の動作を制御し、他の
区間Ｔ２においては制御しないようにしたので、
他の区間Ｔ２におけるPLL回路の位相ロツク動
作に悪影響を与えないようにできる。
信号Ｓ９を用いて垂直ブランキング区間Ｔ１に限
つてハーフＨキラー回路３の動作を制御し、他の
区間Ｔ２においては制御しないようにしたので、
他の区間Ｔ２におけるPLL回路の位相ロツク動
作に悪影響を与えないようにできる。
なお上述においては雑音パルスの発生原因をダ
イナミツクトラツキングなどにおけるヘツドの動
作として説明をしたがこれに限らず、入力水平同
期信号PH間に発生した全ての雑音パルスに対し
て上述の効果を得ることができる。
イナミツクトラツキングなどにおけるヘツドの動
作として説明をしたがこれに限らず、入力水平同
期信号PH間に発生した全ての雑音パルスに対し
て上述の効果を得ることができる。
また制御パルス発生回路１６の制御パルス信号
Ｓ８を発生させるタイミングを同期信号Ｓ１の入
力水平同期信号PHに合せるために、第４図にお
いて破線で示すようにVCO１０及び制御パルス
発生回路１６間に、例えばモノマルチバイブレー
タ回路構成の遅延回路２０を介挿しても良い。
Ｓ８を発生させるタイミングを同期信号Ｓ１の入
力水平同期信号PHに合せるために、第４図にお
いて破線で示すようにVCO１０及び制御パルス
発生回路１６間に、例えばモノマルチバイブレー
タ回路構成の遅延回路２０を介挿しても良い。
以上のように本発明によれば、ハーフＨキラー
回路３が、雑音パルス（ダイナミツクトラツキン
グ時のヘツドの復帰動作や、回転ヘツドの切換え
動作などによつて輝度信号Ｙに混入する雑音パル
ス）によつて誤動作する機会を有効に軽減でき
る。またハーフＨキラー回路３に対する制御パル
スＳ８をPLL回路７の発振出力Ｓ６に基づいて
形成するようにしたことにより、例えば可変速再
生時に輝度信号Ｙに含まれる同期信号の周期が変
動しても、制御パルスＳ８の発生タイミングを当
該変動に確実に応動して入力水平同期信号PHの
立下りに合わせることができる。
回路３が、雑音パルス（ダイナミツクトラツキン
グ時のヘツドの復帰動作や、回転ヘツドの切換え
動作などによつて輝度信号Ｙに混入する雑音パル
ス）によつて誤動作する機会を有効に軽減でき
る。またハーフＨキラー回路３に対する制御パル
スＳ８をPLL回路７の発振出力Ｓ６に基づいて
形成するようにしたことにより、例えば可変速再
生時に輝度信号Ｙに含まれる同期信号の周期が変
動しても、制御パルスＳ８の発生タイミングを当
該変動に確実に応動して入力水平同期信号PHの
立下りに合わせることができる。
第１図は従来の水平同期信号発生回路を示すブ
ロツク図、第２図及び第３図はその各部の信号を
示す信号波形図、第４図は本発明による水平同期
信号発生回路の一実施例を示すブロツク図であ
る。 ２……同期分離回路、３……ハーフＨキラー回
路、６……傾斜信号発生回路、７……PLL回路、
１５……誤動作防止回路、１６……制御パルス発
生回路、２０……遅延回路。
ロツク図、第２図及び第３図はその各部の信号を
示す信号波形図、第４図は本発明による水平同期
信号発生回路の一実施例を示すブロツク図であ
る。 ２……同期分離回路、３……ハーフＨキラー回
路、６……傾斜信号発生回路、７……PLL回路、
１５……誤動作防止回路、１６……制御パルス発
生回路、２０……遅延回路。
Claims (1)
- 【特許請求の範囲】 １ 記録媒体から再生した同期信号をハーフＨキ
ラー回路に与えて等化パルスを除去して入力水平
同期信号を得、この入力水平同期信号をフエーズ
ロツクドループ回路に与えることにより当該入力
同期信号に位相ロツクされた出力水平同期信号を
送出するようになされた映像信号再生装置の水平
同期信号発生回路において、 上記フエーズロツクドループ回路の上記出力水
平同期信号に基づいて上記入力水平同期信号が到
来するタイミングで制御パルス信号を発生する制
御パルス信号発生回路と、 上記制御パルス信号と垂直ブランキングパルス
信号の論理オア出力信号を形成するオアゲートと
を具え、 上記論理オア出力信号を上記ハーフＨキラー回
路に動作許容信号として供給することにより上記
ハーフＨキラー回路が上記垂直ブランキングパル
ス信号によつて示される垂直ブランキング期間に
おいては上記制御パルス信号によつて示される動
作可能期間にのみ動作し、上記垂直ブランキング
期間以外の期間においては上記ハーフＨキラー回
路が常に動作可能な状態になされている ことを特徴とする水平同期信号発生回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58018050A JPS59144277A (ja) | 1983-02-08 | 1983-02-08 | 水平同期信号発生回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58018050A JPS59144277A (ja) | 1983-02-08 | 1983-02-08 | 水平同期信号発生回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59144277A JPS59144277A (ja) | 1984-08-18 |
| JPH0566790B2 true JPH0566790B2 (ja) | 1993-09-22 |
Family
ID=11960862
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58018050A Granted JPS59144277A (ja) | 1983-02-08 | 1983-02-08 | 水平同期信号発生回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59144277A (ja) |
-
1983
- 1983-02-08 JP JP58018050A patent/JPS59144277A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS59144277A (ja) | 1984-08-18 |
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