JPH0567395A - メモリ回路 - Google Patents
メモリ回路Info
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- JPH0567395A JPH0567395A JP3227598A JP22759891A JPH0567395A JP H0567395 A JPH0567395 A JP H0567395A JP 3227598 A JP3227598 A JP 3227598A JP 22759891 A JP22759891 A JP 22759891A JP H0567395 A JPH0567395 A JP H0567395A
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Abstract
(57)【要約】
【構成】アドレス信号ＡＤａ，ＡＤｂの指定するアドレ
スから８ビット単位のデータを読出す係数メモリ１ａ〜
１ｄを設ける。選択信号ＳＳａ〜ＳＳｄにより係数メモ
リ１ａ〜１ｄの出力を選択するマルチプレクサ２ａ〜２
ｄを設ける。モード信号ＭＯＤに従って出力データＯＵ
Ｔの有効ビット数に合致し、かつ選択された回数が均一
化されるように係数メモリ１ａ〜１ｄの出力を選択する
選択信号ＳＳａ〜ＳＳｄを出力する選択制御回路４を設
ける。係数メモリ１ａ〜１ｄのデータの読出しに伴って
アドレスを更新するためのアドレス信号ＡＤａ，ＡＤｂ
を出力するアドレス制御回路５を設ける。 【効果】各係数メモリのメモリ領域が無駄なく有効に使
用されるのでメモリ容量、すなわちハードウェア量を必
要最小限に抑えることができ、しかも異なるビット幅の
データを１回のメモリアクセスで高速に読出すことがで
きる。
スから８ビット単位のデータを読出す係数メモリ１ａ〜
１ｄを設ける。選択信号ＳＳａ〜ＳＳｄにより係数メモ
リ１ａ〜１ｄの出力を選択するマルチプレクサ２ａ〜２
ｄを設ける。モード信号ＭＯＤに従って出力データＯＵ
Ｔの有効ビット数に合致し、かつ選択された回数が均一
化されるように係数メモリ１ａ〜１ｄの出力を選択する
選択信号ＳＳａ〜ＳＳｄを出力する選択制御回路４を設
ける。係数メモリ１ａ〜１ｄのデータの読出しに伴って
アドレスを更新するためのアドレス信号ＡＤａ，ＡＤｂ
を出力するアドレス制御回路５を設ける。 【効果】各係数メモリのメモリ領域が無駄なく有効に使
用されるのでメモリ容量、すなわちハードウェア量を必
要最小限に抑えることができ、しかも異なるビット幅の
データを１回のメモリアクセスで高速に読出すことがで
きる。
Description
【０００１】
【産業上の利用分野】本発明はメモリ回路に関し、特に
ディジタルオーディオデータ信号処理等に用いられ異な
るビット幅のデータを格納し読出すメモリ回路に関す
る。
ディジタルオーディオデータ信号処理等に用いられ異な
るビット幅のデータを格納し読出すメモリ回路に関す
る。
【０００２】
【従来の技術】従来、この種のメモリ回路、例えばディ
ジタルオーディオデータ信号処理に用いられる係数メモ
リ等においては、この係数メモリからデータを読出する
際には、１個のデータを読出すために複数回メモリをア
クセスするか、メモリの一部を空領域として１個のデー
タを１回のメモリアクセスで読出す等の方法が取られて
いた。
ジタルオーディオデータ信号処理に用いられる係数メモ
リ等においては、この係数メモリからデータを読出する
際には、１個のデータを読出すために複数回メモリをア
クセスするか、メモリの一部を空領域として１個のデー
タを１回のメモリアクセスで読出す等の方法が取られて
いた。
【０００３】ディジタルオーディオデータ、例えばＣＤ
（コンパクトディスク）等に記録されているデータは、
通常２０Ｈｚから２０ＫＨｚ程度の帯域の音声データを
イディジタル記録したものであり、音声再生の際のデー
タ処理は、一般にＣＤ等から読出されたデータを複数個
のバンドバスフィルタを通して帯域分割し、この分割処
理後の各データに対して個別にフィルタ処理等を行なっ
ている。
（コンパクトディスク）等に記録されているデータは、
通常２０Ｈｚから２０ＫＨｚ程度の帯域の音声データを
イディジタル記録したものであり、音声再生の際のデー
タ処理は、一般にＣＤ等から読出されたデータを複数個
のバンドバスフィルタを通して帯域分割し、この分割処
理後の各データに対して個別にフィルタ処理等を行なっ
ている。
【０００４】１例を挙げると、ＣＤから読出されたデー
タを帯域分割するフィルタとして、通過帯域が２５０Ｈ
ｚ以下、２５０Ｈｚから５００Ｈｚ、５００Ｈｚから１
ＫＨｚ、１ＫＨｚから２ＫＨｚ、２ＫＨｚから４ＫＨ
ｚ、４ＫＨｚから８ＫＨｚ、８ＫＨｚ以上等のフィルタ
がある。
タを帯域分割するフィルタとして、通過帯域が２５０Ｈ
ｚ以下、２５０Ｈｚから５００Ｈｚ、５００Ｈｚから１
ＫＨｚ、１ＫＨｚから２ＫＨｚ、２ＫＨｚから４ＫＨ
ｚ、４ＫＨｚから８ＫＨｚ、８ＫＨｚ以上等のフィルタ
がある。
【０００５】これらのフィルタ通過後のデータに対して
フィルタ演算を行なう際の係数データのビット幅は一般
に各帯域毎に異なっており、５００Ｈｚ以下のデータに
対しては３２ビット程度の係数が用いられ、８ＫＨｚ以
上のデータに対しては１６ビット程度の係数が用いられ
る。また、５００Ｈｚから８ＫＨｚまでの各帯域に対す
る係数は２４ビット程度が用いられる場合が多い。
フィルタ演算を行なう際の係数データのビット幅は一般
に各帯域毎に異なっており、５００Ｈｚ以下のデータに
対しては３２ビット程度の係数が用いられ、８ＫＨｚ以
上のデータに対しては１６ビット程度の係数が用いられ
る。また、５００Ｈｚから８ＫＨｚまでの各帯域に対す
る係数は２４ビット程度が用いられる場合が多い。
【０００６】一方、従来のオーディオ信号処理装置にお
いては、これらの係数を格納するメモリとして、１回の
メモリアクセスで読出される係数データのビット幅は固
定である、すなわちデータ長とメモリアドレスとが１対
１に対応しているＲＡＭ（ランダムアクセスメモリ）等
が用いられていた。
いては、これらの係数を格納するメモリとして、１回の
メモリアクセスで読出される係数データのビット幅は固
定である、すなわちデータ長とメモリアドレスとが１対
１に対応しているＲＡＭ（ランダムアクセスメモリ）等
が用いられていた。
【０００７】例えば、この固定ビット幅が１６ビットの
メモリの場合、１６ビット係数は１回のメモリアクセス
で読出されるが、２４ビットまたは３２ビットの係数を
読出すためには、メモリを２回アクセスする必要があっ
た。このことは、この係数を用いたフィルタ演算の処理
スピードの低下を招く。
メモリの場合、１６ビット係数は１回のメモリアクセス
で読出されるが、２４ビットまたは３２ビットの係数を
読出すためには、メモリを２回アクセスする必要があっ
た。このことは、この係数を用いたフィルタ演算の処理
スピードの低下を招く。
【０００８】また、固定ビット幅が３２ビットのメモリ
の場合、すべての係数が１回のメモリアクセスで読出さ
れるが、メモリのうち１６ビットの係数を格納した領域
では半分、２４ビットの係数を格納した領域では１／３
が未使用となっていた。このことはメモリ回路のハード
ウェア量の増大を意味する。
の場合、すべての係数が１回のメモリアクセスで読出さ
れるが、メモリのうち１６ビットの係数を格納した領域
では半分、２４ビットの係数を格納した領域では１／３
が未使用となっていた。このことはメモリ回路のハード
ウェア量の増大を意味する。
【０００９】また、各帯域を通過したデータに対するフ
ィルタ処理は、音像定位や反射音合成等のアプリケーシ
ョン毎に異なる処理を行なう必要があり、このため各帯
域毎に使用する係数のビット数は一般にアプリケーショ
ンにより大幅に異なる。
ィルタ処理は、音像定位や反射音合成等のアプリケーシ
ョン毎に異なる処理を行なう必要があり、このため各帯
域毎に使用する係数のビット数は一般にアプリケーショ
ンにより大幅に異なる。
【００１０】このような従来の技術を記載した文献とし
ては、「ＤＳＰシステムの実現手法と活用徹底研究」４
〜１３頁（Ｔ−２３３８ 日本工業技術センター１９８
９年１１月）等がある。
ては、「ＤＳＰシステムの実現手法と活用徹底研究」４
〜１３頁（Ｔ−２３３８ 日本工業技術センター１９８
９年１１月）等がある。
【００１１】
【発明が解決しようとする課題】上述した従来のメモリ
回路は、１回のメモリアクセスで読出されるデータのビ
ット幅は固定となっていてデータとメモリアドレスとが
１対１に対応しており、異なるビット幅のデータが必要
なときには、必要とする１つのデータに対して複数回メ
モリアクセスをするか、１データ当りのビット幅を大き
くして必要とするビットだけを使用する構成となってい
るので、前者の場合には処理スピードが低下するという
欠点があり、後者の場合には未使用のメモリ領域がある
ためにハードウェア量が増大するという欠点があった。
回路は、１回のメモリアクセスで読出されるデータのビ
ット幅は固定となっていてデータとメモリアドレスとが
１対１に対応しており、異なるビット幅のデータが必要
なときには、必要とする１つのデータに対して複数回メ
モリアクセスをするか、１データ当りのビット幅を大き
くして必要とするビットだけを使用する構成となってい
るので、前者の場合には処理スピードが低下するという
欠点があり、後者の場合には未使用のメモリ領域がある
ためにハードウェア量が増大するという欠点があった。
【００１２】後者の場合、１６ビットのデータを６４ワ
ード、２４ビットのデータを２５６ワード、３２ビット
のデータを３２ワード格納するメモリを３２ビット×
（６４＋２５６＋３２）ワードのＲＡＭで構成した場
合、 ３２×（６４＋２５６＋３２）−１６×６４−２４×２５６−３２×３２ ＝１１２６４−８１９２＝３０７２ すなわち３０７２ビット分の余分なメモリ領域が生ず
る。
ード、２４ビットのデータを２５６ワード、３２ビット
のデータを３２ワード格納するメモリを３２ビット×
（６４＋２５６＋３２）ワードのＲＡＭで構成した場
合、 ３２×（６４＋２５６＋３２）−１６×６４−２４×２５６−３２×３２ ＝１１２６４−８１９２＝３０７２ すなわち３０７２ビット分の余分なメモリ領域が生ず
る。
【００１３】なお、上述の６４ワード，２５６ワード，
３２ワード等のワード数はオーディオ信号処理装置によ
り実現するアプリケーションにより大幅に異なる。この
ため従来から、データのビット幅によりメモリ内の格納
アドレスを制限することは不都合であった。
３２ワード等のワード数はオーディオ信号処理装置によ
り実現するアプリケーションにより大幅に異なる。この
ため従来から、データのビット幅によりメモリ内の格納
アドレスを制限することは不都合であった。
【００１４】本発明の目的は、ハードウェア量を増大さ
せることなく異なるビット幅のデータを高速に読出する
ことができるメモリ回路を提供することにある。
せることなく異なるビット幅のデータを高速に読出する
ことができるメモリ回路を提供することにある。
【００１５】
【課題を解決するための手段】本発明のメモリ回路は、
それぞれ対応するアドレス信号により指定されたアドレ
スから所定ビット単位のデータを読出する複数のメモリ
部と、これら各メモリ部とそれぞれ対応して設けられ対
応する選択信号の内容に従って前記メモリ部から読出さ
れた所定ビット単位のデータの１つを選択して出力する
複数のマルチプレクサと、これら各マルチプレクサの各
ビット出力端とそれぞれ対応して接続しそれぞれ対応す
る位どりのビットデータを伝達する複数本のデータバス
と、出力データの有効ビット数を決定するモード信号に
従って、前記複数のメモリ部のうちの所定のメモリ部か
ら読出された所定ビット単位のデータを前記各メモリ部
の選択される回数が均一化されるように順次選択しかつ
これら選択されたメモリ部から読出された所定ビット単
位のデータが前記出力データの有効ビットの位どりに合
致するように決定された内容をもつ前記各選択信号を出
力する選択回路と、読出されたデータが前記マルチプレ
クサにより選択される前記各メモリ部のアドレスを順次
更新する前記アドレス信号を出力するアドレス制御回路
と、前記モード信号に従って前記複数本のデータバスに
伝達されたデータをこのモード信号の指定する有効ビッ
ト数の出力データとして出力する選択回路とを有してい
る。
それぞれ対応するアドレス信号により指定されたアドレ
スから所定ビット単位のデータを読出する複数のメモリ
部と、これら各メモリ部とそれぞれ対応して設けられ対
応する選択信号の内容に従って前記メモリ部から読出さ
れた所定ビット単位のデータの１つを選択して出力する
複数のマルチプレクサと、これら各マルチプレクサの各
ビット出力端とそれぞれ対応して接続しそれぞれ対応す
る位どりのビットデータを伝達する複数本のデータバス
と、出力データの有効ビット数を決定するモード信号に
従って、前記複数のメモリ部のうちの所定のメモリ部か
ら読出された所定ビット単位のデータを前記各メモリ部
の選択される回数が均一化されるように順次選択しかつ
これら選択されたメモリ部から読出された所定ビット単
位のデータが前記出力データの有効ビットの位どりに合
致するように決定された内容をもつ前記各選択信号を出
力する選択回路と、読出されたデータが前記マルチプレ
クサにより選択される前記各メモリ部のアドレスを順次
更新する前記アドレス信号を出力するアドレス制御回路
と、前記モード信号に従って前記複数本のデータバスに
伝達されたデータをこのモード信号の指定する有効ビッ
ト数の出力データとして出力する選択回路とを有してい
る。
【００１６】
【実施例】次に本発明の実施例について図面を参照して
説明する。
説明する。
【００１７】図１は本発明の第１の実施例を示すブロッ
ク図である。
ク図である。
【００１８】この実施例は、それぞれ対応する９ビット
のアドレス信号ＡＤａ，ＡＤｂにより指定されたアドレ
スから８ビット単位のデータを読出す３８４ワードの４
つのＲＡＭ型の係数メモリ１ａ〜１ｄと、これら各係数
メモリ１ａ〜１ｄとそれぞれ対応して設けられ対応する
選択信号ＳＳａ〜ＳＳｄの内容に従って各係数メモリ１
ａ〜１ｄから読出された８ビット単位のデータの１つを
選択して入力して出力する４つのマルチプレクサ２ａ〜
２ｄと、これら各マルチプレクサ２ａ〜２ｄの各ビット
出力端とそれぞれ対応して接続しそれぞれ対応する位ど
りのビットデータを伝達する３２本の係数データバス３
と、出力データＯＵＴ（この実施例では係数データ）の
有効ビット数を決定するモード信号ＭＯＤ及びインクリ
メント信号ＩＮＣｘに従って４つの係数メモリ１ａ〜１
ｄのうちの所定のメモリ部から読出された８ビット単位
のデータを各係数メモリ１ａ〜１ｄの選択される回数が
均一化されるように順次選択しかつこれら選択された係
数メモリから読出された８ビット単位のデータが出力デ
ータＯＵＴの有効ビットの位どりに合致するように決定
された内容をもつ各選択信号ＳＳａ〜ＳＳｄを出力する
選択回路４と、制御回路５１及びアドレスカウンタ５
２，５３を備え、モード信号ＭＯＤ及びインクリメント
信号ＩＮＣを入力し、読出されたデータがマルチプレク
サ２ａ〜２ｄにより選択される各係数メモリのアドレス
を順次更新するアドレス信号ＡＤａ，ＡＤｂを出力する
アドレス制御回路５と、モード信号ＭＯＤに従って３２
本の係数データバス３に伝達されたデータをこのモード
信号ＭＯＤの指定する有効ビット数のデータとその上位
側が“０”である３２ビットの出力データＯＵＴ（係数
データ）として出力する選択回路６とを有し、乗算器１
０へ出力データＯＵＴを供給する構成となっている。な
お乗算器１０は、２４ビットのディジタルオーディオデ
ータＡＤＴと出力データＯＵＴとの積を算出し、５５ビ
ットのディジタルオーディオデータＡＤＴｘとして出力
する。なお、アドレス信号ＡＤは係数メモリ１ａ〜１ｄ
の初期アドレスを決定する。
のアドレス信号ＡＤａ，ＡＤｂにより指定されたアドレ
スから８ビット単位のデータを読出す３８４ワードの４
つのＲＡＭ型の係数メモリ１ａ〜１ｄと、これら各係数
メモリ１ａ〜１ｄとそれぞれ対応して設けられ対応する
選択信号ＳＳａ〜ＳＳｄの内容に従って各係数メモリ１
ａ〜１ｄから読出された８ビット単位のデータの１つを
選択して入力して出力する４つのマルチプレクサ２ａ〜
２ｄと、これら各マルチプレクサ２ａ〜２ｄの各ビット
出力端とそれぞれ対応して接続しそれぞれ対応する位ど
りのビットデータを伝達する３２本の係数データバス３
と、出力データＯＵＴ（この実施例では係数データ）の
有効ビット数を決定するモード信号ＭＯＤ及びインクリ
メント信号ＩＮＣｘに従って４つの係数メモリ１ａ〜１
ｄのうちの所定のメモリ部から読出された８ビット単位
のデータを各係数メモリ１ａ〜１ｄの選択される回数が
均一化されるように順次選択しかつこれら選択された係
数メモリから読出された８ビット単位のデータが出力デ
ータＯＵＴの有効ビットの位どりに合致するように決定
された内容をもつ各選択信号ＳＳａ〜ＳＳｄを出力する
選択回路４と、制御回路５１及びアドレスカウンタ５
２，５３を備え、モード信号ＭＯＤ及びインクリメント
信号ＩＮＣを入力し、読出されたデータがマルチプレク
サ２ａ〜２ｄにより選択される各係数メモリのアドレス
を順次更新するアドレス信号ＡＤａ，ＡＤｂを出力する
アドレス制御回路５と、モード信号ＭＯＤに従って３２
本の係数データバス３に伝達されたデータをこのモード
信号ＭＯＤの指定する有効ビット数のデータとその上位
側が“０”である３２ビットの出力データＯＵＴ（係数
データ）として出力する選択回路６とを有し、乗算器１
０へ出力データＯＵＴを供給する構成となっている。な
お乗算器１０は、２４ビットのディジタルオーディオデ
ータＡＤＴと出力データＯＵＴとの積を算出し、５５ビ
ットのディジタルオーディオデータＡＤＴｘとして出力
する。なお、アドレス信号ＡＤは係数メモリ１ａ〜１ｄ
の初期アドレスを決定する。
【００１９】インクリメント信号ＩＮＣは、乗算器１０
へ入力される３２ビットの係数データ（ＯＵＴ）を更新
するタイミング毎にパルス信号を出力する信号である。
へ入力される３２ビットの係数データ（ＯＵＴ）を更新
するタイミング毎にパルス信号を出力する信号である。
【００２０】モード信号ＭＯＤは乗算器１０へ入力され
る３２ビットの係数データ（ＯＵＴ）のうち、有効けた
数（有効ビット数）が１６ビット（以下１６ビットモー
ドという）の時“０１”、有効けた数が２４ビット（以
下２４ビットモードという）の時“１０”、有効けた数
が３２ビット（以下３２ビットモードという）の時“１
１”となる２ビット幅のモード指定信号である。
る３２ビットの係数データ（ＯＵＴ）のうち、有効けた
数（有効ビット数）が１６ビット（以下１６ビットモー
ドという）の時“０１”、有効けた数が２４ビット（以
下２４ビットモードという）の時“１０”、有効けた数
が３２ビット（以下３２ビットモードという）の時“１
１”となる２ビット幅のモード指定信号である。
【００２１】マルチプレクサ２ａ〜２ｄは、選択信号Ｓ
Ｓａ〜ＳＳｄの内容が“００”の時係数メモリ１ａから
のデータを選択に出力し、“０１”の時係数メモリ１ｂ
からのデータを選択して出力し、“１０”の時係数メモ
リ１ａからのデータを選択して入力し、“１１”の時係
数メモリ１ｄからのを選択して出力する。
Ｓａ〜ＳＳｄの内容が“００”の時係数メモリ１ａから
のデータを選択に出力し、“０１”の時係数メモリ１ｂ
からのデータを選択して出力し、“１０”の時係数メモ
リ１ａからのデータを選択して入力し、“１１”の時係
数メモリ１ｄからのを選択して出力する。
【００２２】アドレスカウンタ５２，５３は９ビットの
アドレス信号ＡＤの値を初期値としてその後アドレス制
御信号ＡＤＣ１，ＡＤＣ２によるパルスが入力される度
にその立ち上りエッジのタイミングで値を＋１（１イン
クリメント）する。
アドレス信号ＡＤの値を初期値としてその後アドレス制
御信号ＡＤＣ１，ＡＤＣ２によるパルスが入力される度
にその立ち上りエッジのタイミングで値を＋１（１イン
クリメント）する。
【００２３】制御回路５１の内部構成例とその動作を説
明するためのタイミングチャートを図２（ａ），（ｂ）
に示す。
明するためのタイミングチャートを図２（ａ），（ｂ）
に示す。
【００２４】図２（ａ）において、５１１はインクリメ
ント信号ＩＮＣのパルスの個数をカウントする２ビット
カウンタ、マルチプレクサ５１２，５１３は各モード信
号ＭＯＤの内容により３入力のうちの１入力を選択して
出力するマルチプレクサで、３２ビットモードの時、共
に“１”に相当する電源電圧ＶDDを選択し、１６ビット
モードの時、共に２ビットカウンタ５１１の下位ビット
出力のインクリメント信号ＩＮＣ１の反転信号を選択す
る。また、２４ビットモードの時、マルチプレクサ５１
３はＮＡＮＤゲートＧ２の出力を選択する。
ント信号ＩＮＣのパルスの個数をカウントする２ビット
カウンタ、マルチプレクサ５１２，５１３は各モード信
号ＭＯＤの内容により３入力のうちの１入力を選択して
出力するマルチプレクサで、３２ビットモードの時、共
に“１”に相当する電源電圧ＶDDを選択し、１６ビット
モードの時、共に２ビットカウンタ５１１の下位ビット
出力のインクリメント信号ＩＮＣ１の反転信号を選択す
る。また、２４ビットモードの時、マルチプレクサ５１
３はＮＡＮＤゲートＧ２の出力を選択する。
【００２５】以下、インクリメント信号ＩＮＣ１，ＩＮ
Ｃ２の内容が“００”である状態をステップ０、“０
１”である状態をステップ１、“１０”である状態をス
テップ２、“１１”である状態をステップ３という。
Ｃ２の内容が“００”である状態をステップ０、“０
１”である状態をステップ１、“１０”である状態をス
テップ２、“１１”である状態をステップ３という。
【００２６】各モードの各ステップに対する選択信号Ｓ
Ｓａ〜ＳＳｄの内容と、この選択信号ＳＳａ〜ＳＳｄに
より選択される係数メモリ１ａ〜１ｄの出力との関係を
図３に示す。
Ｓａ〜ＳＳｄの内容と、この選択信号ＳＳａ〜ＳＳｄに
より選択される係数メモリ１ａ〜１ｄの出力との関係を
図３に示す。
【００２７】図３から分るように、１６ビットモードで
は、ステップ０のとき係数メモリ１ａ，１ｂの出力がマ
ルチプレクサ２ｃ，２ｄにより選択されて係数メモリ１
ｂのデータが下位側に、係数メモリ１ａのデータが上位
側にフォーマットされる。
は、ステップ０のとき係数メモリ１ａ，１ｂの出力がマ
ルチプレクサ２ｃ，２ｄにより選択されて係数メモリ１
ｂのデータが下位側に、係数メモリ１ａのデータが上位
側にフォーマットされる。
【００２８】ステップ１のときは係数メモリ１ｃ，１ｄ
の出力が同様にマルチプレクサ２ｃ，２ｄにより選択さ
れて係数メモリ１ｄのデータが下位側に、係数メモリ１
ｃのデータが上位側にフォーマットされる。ステップ
２，３では上述のステップ０，１の動作をくり返えす。
の出力が同様にマルチプレクサ２ｃ，２ｄにより選択さ
れて係数メモリ１ｄのデータが下位側に、係数メモリ１
ｃのデータが上位側にフォーマットされる。ステップ
２，３では上述のステップ０，１の動作をくり返えす。
【００２９】２４ビットモードでは、マルチプレクサ２
ｂ，２ｃ，２ｄにより、４つの係数メモリ１ａ〜１ｄの
うちの３つの係数メモリの出力が順次選択されフォーマ
ットされる。
ｂ，２ｃ，２ｄにより、４つの係数メモリ１ａ〜１ｄの
うちの３つの係数メモリの出力が順次選択されフォーマ
ットされる。
【００３０】すなわち、ステップ０では係数メモリ１
ａ，１ｂ，１ｃの出力が選択されて上位側からこの順で
フォーマットされ、ステップ１では係数メモリ１ｄ，１
ａ，１ｂの出力が選択されて上位側からこの順でフォー
マットされる。以下省略する。
ａ，１ｂ，１ｃの出力が選択されて上位側からこの順で
フォーマットされ、ステップ１では係数メモリ１ｄ，１
ａ，１ｂの出力が選択されて上位側からこの順でフォー
マットされる。以下省略する。
【００３１】また、３２ビットでは、全てのマルチプレ
クサ２ａ〜２ｄにより全ての係数メモリ１ａ〜１ｄの出
力選が選択されて上位側からこの順でフォーマットされ
る。
クサ２ａ〜２ｄにより全ての係数メモリ１ａ〜１ｄの出
力選が選択されて上位側からこの順でフォーマットされ
る。
【００３２】この係数メモリ１ａ〜１ｄからのデータの
読出し、及びマルチプレクサ２ａ〜２ｄの係数メモリか
らのデータの選択に伴って、係数メモリ１ａ〜１ｄのア
ドレスの更新が必要となる。各モード，各ステップにお
ける、出力が選択される係数メモリとアドレスが更新さ
れる係数メモリの関係を図４に示す。
読出し、及びマルチプレクサ２ａ〜２ｄの係数メモリか
らのデータの選択に伴って、係数メモリ１ａ〜１ｄのア
ドレスの更新が必要となる。各モード，各ステップにお
ける、出力が選択される係数メモリとアドレスが更新さ
れる係数メモリの関係を図４に示す。
【００３３】このように、本実施例においては、１６ビ
ット，２４ビット，３２ビットの全ての係数データを１
回のメモリアクセスで読出すことができるので高速動作
を保持することができる。また、出力が選択される回数
が、全ての係数メモリ１ａ〜１ｄに対して均一化される
ように選択されるので、メモリ領域の無駄がなく全ての
領域が有効に使用され、従ってメモリ領域、すなわちハ
ードウェア量を必要最小限に抑えることができる。
ット，２４ビット，３２ビットの全ての係数データを１
回のメモリアクセスで読出すことができるので高速動作
を保持することができる。また、出力が選択される回数
が、全ての係数メモリ１ａ〜１ｄに対して均一化される
ように選択されるので、メモリ領域の無駄がなく全ての
領域が有効に使用され、従ってメモリ領域、すなわちハ
ードウェア量を必要最小限に抑えることができる。
【００３４】また、１６ビット，２４ビット，３２ビッ
トのデータは係数メモリ１ａ〜１ｄ内の任意のアドレス
に格納することができるため、アプリケーションにより
各ビット幅のデータ量が大幅に異なる場合も、係数メモ
リの各ビット幅のデータへの割当に何ら制限を加えるこ
となく係数メモリのすべての領域を有効データの格納に
用いることができるのは明らかである。
トのデータは係数メモリ１ａ〜１ｄ内の任意のアドレス
に格納することができるため、アプリケーションにより
各ビット幅のデータ量が大幅に異なる場合も、係数メモ
リの各ビット幅のデータへの割当に何ら制限を加えるこ
となく係数メモリのすべての領域を有効データの格納に
用いることができるのは明らかである。
【００３５】本実施例において、バスのビット幅，メモ
リの容量，カウンタ．マルチプレクサのビット幅，乗算
器のビット構成，等は本実施例に制限されることなく、
他の適切な構成によっても実現できることは言うまでも
ない。
リの容量，カウンタ．マルチプレクサのビット幅，乗算
器のビット構成，等は本実施例に制限されることなく、
他の適切な構成によっても実現できることは言うまでも
ない。
【００３６】図５は本発明の第２の実施例を示すブロッ
ク図である。
ク図である。
【００３７】この実施例は、アドレス制御回路の構成が
第１の実施例と異っている。
第１の実施例と異っている。
【００３８】ラッチ回路５４は、９ビット幅のアドレス
信号ＡＤａの内容をインクリメント信号ＩＮＣの立上り
エッジのタイミングでラッチしてその結果を９ビット幅
で出力する。すなわち、このラッチ回路５４は、アドレ
ス信号ＡＤａの内容を遅延させて出力することになる。
信号ＡＤａの内容をインクリメント信号ＩＮＣの立上り
エッジのタイミングでラッチしてその結果を９ビット幅
で出力する。すなわち、このラッチ回路５４は、アドレ
ス信号ＡＤａの内容を遅延させて出力することになる。
【００３９】マルチプレクサ５５は、アドレス制御信号
ＡＤＣ３が“０”の時アドレス信号ＡＤａの内容をその
まま９ビット幅のアドレス信号ＡＤｂとして出力し、ア
ドレス制御信号ＡＤＣ３が“１”の時ラッチ回路５４の
出力の内容をそのままアドレス信号ＡＤｂとして出力す
る。
ＡＤＣ３が“０”の時アドレス信号ＡＤａの内容をその
まま９ビット幅のアドレス信号ＡＤｂとして出力し、ア
ドレス制御信号ＡＤＣ３が“１”の時ラッチ回路５４の
出力の内容をそのままアドレス信号ＡＤｂとして出力す
る。
【００４０】制御回路５１ａは図６に示す構成になって
いる。
いる。
【００４１】図６においてマルチプレク５１４はモード
信号ＭＯＤの内容が“０１”または“１１”の時すなわ
ち１６ビットモードまたは３２ビットモードの時、
“０”に相当する接地電位をアドレス制御信号ＡＤＣと
して出力し、モード信号ＭＯＤの内容が“１０”，すな
わち２４ビットの時、ＯＲゲートＧ５の出力をアドレス
制御信号ＡＤＣ３として出力する。
信号ＭＯＤの内容が“０１”または“１１”の時すなわ
ち１６ビットモードまたは３２ビットモードの時、
“０”に相当する接地電位をアドレス制御信号ＡＤＣと
して出力し、モード信号ＭＯＤの内容が“１０”，すな
わち２４ビットの時、ＯＲゲートＧ５の出力をアドレス
制御信号ＡＤＣ３として出力する。
【００４２】この実施例では、１６ビットモードまたは
３２ビットモードの場合、アドレスカウンタ５２ａの内
容が直接アドレス信号ＡＤｂとして出力されるため、係
数メモリ１ａ，１ｂ及び係数メモリ１ｃ，１ｄの読出し
アドレスは常に同一となる。
３２ビットモードの場合、アドレスカウンタ５２ａの内
容が直接アドレス信号ＡＤｂとして出力されるため、係
数メモリ１ａ，１ｂ及び係数メモリ１ｃ，１ｄの読出し
アドレスは常に同一となる。
【００４３】２４ビットモードのステップ０において
も、係数メモリ１ａ，１ｂ及び係数メモリ１ｃ，１ｄの
読出しアドレスは同一である。２４ビットモードのステ
ップ１，２，３においては、アドレス信号ＡＤｂの内容
はそれぞれ１つ前のステップ（ステップ０，１，２）の
アドレス信号ＡＤａの内容と同一になる。
も、係数メモリ１ａ，１ｂ及び係数メモリ１ｃ，１ｄの
読出しアドレスは同一である。２４ビットモードのステ
ップ１，２，３においては、アドレス信号ＡＤｂの内容
はそれぞれ１つ前のステップ（ステップ０，１，２）の
アドレス信号ＡＤａの内容と同一になる。
【００４４】このため、係数メモリ１ｃ，１ｄの読出し
アドレスは係数メモリ１ａ，１ｂの読出しアドレスを
“−１”（デクリメント）した値となる。
アドレスは係数メモリ１ａ，１ｂの読出しアドレスを
“−１”（デクリメント）した値となる。
【００４５】本実施例２に示す構成であっても係数メモ
リ１ａ〜１ｄから読出されるデータは前述の第１の実施
例と同一であり、従って第１の実施例に比べ９ビットの
アドレスカウンタ５３が１個不要となり、小量のハード
ウェアで同一の効果を得ることができる利点がある。
リ１ａ〜１ｄから読出されるデータは前述の第１の実施
例と同一であり、従って第１の実施例に比べ９ビットの
アドレスカウンタ５３が１個不要となり、小量のハード
ウェアで同一の効果を得ることができる利点がある。
【００４６】
【発明の効果】以上説明したように本発明は、それぞれ
所定のビット単位のデータを読出す複数のメモリ部を設
け、これら各メモリ部から読出されたデータを、モード
信号に従って出力データの有効ビット数に合致し、かつ
選択された回数が均一化されるように選択して出力する
構成とすることにより、各メモリ部のメモリ領域が無駄
なく有効に使用されるので、メモリ容量、すなわちハー
ドウェア量を必要最小限に抑えることができ、しかも異
なるビット幅のデータを１回のメモリアクセスで高速に
読出すことができる効果がある。
所定のビット単位のデータを読出す複数のメモリ部を設
け、これら各メモリ部から読出されたデータを、モード
信号に従って出力データの有効ビット数に合致し、かつ
選択された回数が均一化されるように選択して出力する
構成とすることにより、各メモリ部のメモリ領域が無駄
なく有効に使用されるので、メモリ容量、すなわちハー
ドウェア量を必要最小限に抑えることができ、しかも異
なるビット幅のデータを１回のメモリアクセスで高速に
読出すことができる効果がある。
【図１】本発明の第１の実施例を示すブロック図であ
る。
る。
【図２】図１に示された実施例の制御回路の具体例を示
す回路図及びその各部のタイミング波形図である。
す回路図及びその各部のタイミング波形図である。
【図３】図１に示された実施例の各モード各ステップに
おける選択信号の内容と選択される係数メモリの出力と
の関係を説明するための動作説明図である。
おける選択信号の内容と選択される係数メモリの出力と
の関係を説明するための動作説明図である。
【図４】図１に示された実施例の出力が選択される係数
メモリとアドレスが更新される係数メモリとの関係を説
明するための動作説明図である。
メモリとアドレスが更新される係数メモリとの関係を説
明するための動作説明図である。
【図５】本発明の第２の実施例を示すブロック図であ
る。
る。
【図６】図５に示された実施例の制御回路の具体例を示
す回路図である。
す回路図である。
１ａ〜１ｄ 係数メモリ ２ａ〜２ｄ マルチプレクサ ３ 係数データバス ４ 選択制御回路 ５，５ａ アドレス制御回路 ６ 選択回路 １０ 乗算器 ５１，５１ａ 制御回路 ５２，５３ アドレスカウンタ ５４ ラッチ回路 ５５ マルチプレクサ ５１１ ２ビットカウンタ ５１２〜５１４ マルチプレクサ Ｇ１，Ｇ２ ＮＡＮＤゲート Ｇ３，Ｇ４ ＡＤＮゲート Ｇ５ ＯＲゲート ＩＶ１ インバータ
Claims (2)
- 【請求項１】 それぞれ対応するアドレス信号により指
定されたアドレスから所定ビット単位のデータを読出す
る複数のメモリ部と、これら各メモリ部とそれぞれ対応
して設けられ対応する選択信号の内容に従って前記各メ
モリ部から読出された所定ビット単位のデータの１つを
選択して出力する複数のマルチプレクサと、これら各マ
ルチプレクサの各ビット出力端とそれぞれ対応して接続
しそれぞれ対応する位どりのビットデータを伝達する複
数本のデータバスと、出力データの有効ビット数を決定
するモード信号に従って、前記複数のメモリ部のうちの
所定のメモリ部から読出された所定ビット単位のデータ
を前記各メモリ部の選択される回数が均一化されるよう
に順次選択しかつこれら選択されたメモリ部から読出さ
れた所定ビット単位のデータが前記出力データの有効ビ
ットの位どりに合致するように決定された内容をもつ前
記各選択信号を出力する選択回路と、読出されたデータ
が前記マルチプレクサにより選択される前記各メモリ部
のアドレスを順次更新する前記アドレス信号を出力する
アドレス制御回路と、前記モード信号に従って前記複数
本のデータバスに伝達されたデータをこのモード信号の
指定する有効ビット数の出力データとして出力する選択
回路とを有することを特徴とするメモリ回路。 - 【請求項２】 複数のメモリ部が第１〜第４のメモリ部
で構成されてそれぞれ８ビット単位のデータを読出し、
複数のマルチプレクサが第１〜第４のマルチプレクサで
構成され、モード信号が１６ビットモード，２４ビット
モード，及び３２ビットモードを指定する内容をもち、
選択信号が前記モード信号の各モードに対して第１〜第
４のステップをもち、かつ前記モード信号が１６ビット
モードを指定しているとき、前記第１のステップでは前
記第１，第２のメモリ部，前記第２のステップでは前記
第３，第４のメモリ部，前記第３のステップでは前記第
１，第２のメモリ部、前記第４のステップでは前記第
３，第４のメモリ部から読出されたデータを前記第３，
第４のマルチプレクサが選択する内容となり、前記モー
ド信号が２４ビットモードを指定しているとき、前記第
１のステップでは前記第１，第２，第３のメモリ部，前
記第２のステップでは前記第４，第１，第２のメモリ
部、前記第３のステップでは前記第３，第４，第１のメ
モリ部、前記第４のステップでは前記第２，第３，第４
のメモリ部から読出されたデータを前記第２，第３，第
４のマルチプレクサが選択する内容となる請求項１記載
のメモリ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03227598A JP3089726B2 (ja) | 1991-09-09 | 1991-09-09 | メモリ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03227598A JP3089726B2 (ja) | 1991-09-09 | 1991-09-09 | メモリ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0567395A true JPH0567395A (ja) | 1993-03-19 |
| JP3089726B2 JP3089726B2 (ja) | 2000-09-18 |
Family
ID=16863443
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP03227598A Expired - Fee Related JP3089726B2 (ja) | 1991-09-09 | 1991-09-09 | メモリ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3089726B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6639845B2 (en) | 1999-07-02 | 2003-10-28 | Nec Corporation | Data holding circuit having backup function |
-
1991
- 1991-09-09 JP JP03227598A patent/JP3089726B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6639845B2 (en) | 1999-07-02 | 2003-10-28 | Nec Corporation | Data holding circuit having backup function |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3089726B2 (ja) | 2000-09-18 |
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| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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