JPH0421942B2 - - Google Patents
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- Publication number
- JPH0421942B2 JPH0421942B2 JP56075984A JP7598481A JPH0421942B2 JP H0421942 B2 JPH0421942 B2 JP H0421942B2 JP 56075984 A JP56075984 A JP 56075984A JP 7598481 A JP7598481 A JP 7598481A JP H0421942 B2 JPH0421942 B2 JP H0421942B2
- Authority
- JP
- Japan
- Prior art keywords
- memory
- adder
- counter
- output
- terminal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
- G11B20/00—Signal processing not specific to the method of recording or reproducing; Circuits therefor
- G11B20/10—Digital recording or reproducing
- G11B20/18—Error detection or correction; Testing, e.g. of drop-outs
- G11B20/1806—Pulse code modulation systems for audio signals
- G11B20/1809—Pulse code modulation systems for audio signals by interleaving
Landscapes
- Engineering & Computer Science (AREA)
- Multimedia (AREA)
- Signal Processing (AREA)
- Signal Processing For Digital Recording And Reproducing (AREA)
- Error Detection And Correction (AREA)
- Transmission Systems Not Characterized By The Medium Used For Transmission (AREA)
Description
【発明の詳細な説明】
この発明は、PCM装置におけるインターリー
ブ回路に関する。
ブ回路に関する。
インターリーブとは、記録時のデータの配列を
かえ、長いバースト状の誤りを再生時に分散させ
る手法をいい、この手法により、平均値補間など
が容易に適用でき、補正雑音も小さくできるもの
である。
かえ、長いバースト状の誤りを再生時に分散させ
る手法をいい、この手法により、平均値補間など
が容易に適用でき、補正雑音も小さくできるもの
である。
ところで、磁気記録においては、ランダム誤り
よりもバースト誤りが支配的であることが知られ
ている。上記のバースト誤りの場合は、連続した
ワードの誤りとなり、前置保持や平均値補間の効
果が薄れてしまうものである。そこで、記録系で
ワードの配列がえをして記録しておき、再生系で
本来の配列に戻すと、弧立した誤りに変換するこ
とができ、補正の効果を高めることができる。
よりもバースト誤りが支配的であることが知られ
ている。上記のバースト誤りの場合は、連続した
ワードの誤りとなり、前置保持や平均値補間の効
果が薄れてしまうものである。そこで、記録系で
ワードの配列がえをして記録しておき、再生系で
本来の配列に戻すと、弧立した誤りに変換するこ
とができ、補正の効果を高めることができる。
第１図は、従来のPCM装置におけるインター
リーブ回路である。第１図において、１Ａ，１
Ｂ，１Ｃはメモリーアドレス用の11ビツトカウン
タ、２はインターリーブ用のROM（Read Only
Memory）、３はNANDゲート、４はインバータ
である。上記したカウンタ１１Ａのクロツク端子
CKには、端子T1からのクロツクが供給される。
このクロツクは、例えば記録再生系にVTRを使
用するものにあつては、PCM信号が標準のテレ
ビジヨン信号に準ずる信号形態に変換された疑似
ビデオ信号中の、1H区間に配列されたデータブ
ロツクのうちの標本化信号ワードL1，R1，L2，
R2，L3，R3及び誤り訂正ワードＰ，Ｑからなる
信号である。また、上記のカウンタ１Ｂ，１Ｃの
クロツク端子CKには、カウンタ１Ａから出力QC
（インバータ４を介して供給される。上記のカウ
ンタ１Ａのクリア端子CLには、上記した端子T1
に供給されるL1，R1，L2，R2，L3，R3，Ｐ，Ｑ
毎に１発出力されるパルスが、端子T2からクリ
アパルスとして供給される。また、カウンタ１
Ｂ，１Ｃのクリア端子CLには、カウンタ１Ｃの
出力QB，QDを入力するNANDゲート３の出力が
供給される。これは、カウンタ１Ｂ，１Ｃでの所
定のカウントが行なわれたときに、上記したカウ
ンタ１Ｂ，１Ｃをクリアするためのものである。
上記したメモリーアドレス用のカウンタ１Ａ，１
Ｂ，１Ｃのカウントは、上記したクロツクにより
インクリメントされ、インターリーブ用のROM
２の出力は、カウンタ１Ａの下位３ビツトとカウ
ンタ１Ｃの上位４ビツトの都合７ビツトにより決
定される。このように構成することによつて、イ
ンターリーブ用アドレスA0〜A10（カウンタ１Ａ
からのA0，A1，A2、カウンタ１ＢからのA3，
A4，A5，A6、インターリーブ用のROM２から
のA7，A8，A9，A10）までがカウンタ１Ａ，１
Ｂ，１Ｃの示す数値（10進）より16×８×（カウ
ンタ１Ａの数値）だけ手前の値を示すようになつ
ている。なお、インターリーブする際には、ブロ
ツクの内の各標本化信号ワードL1，R1，L2，R2，
L3，R3及び誤り訂正ワードＰ，Ｑには、16Hの
インターリーブが施されるようになつている。
リーブ回路である。第１図において、１Ａ，１
Ｂ，１Ｃはメモリーアドレス用の11ビツトカウン
タ、２はインターリーブ用のROM（Read Only
Memory）、３はNANDゲート、４はインバータ
である。上記したカウンタ１１Ａのクロツク端子
CKには、端子T1からのクロツクが供給される。
このクロツクは、例えば記録再生系にVTRを使
用するものにあつては、PCM信号が標準のテレ
ビジヨン信号に準ずる信号形態に変換された疑似
ビデオ信号中の、1H区間に配列されたデータブ
ロツクのうちの標本化信号ワードL1，R1，L2，
R2，L3，R3及び誤り訂正ワードＰ，Ｑからなる
信号である。また、上記のカウンタ１Ｂ，１Ｃの
クロツク端子CKには、カウンタ１Ａから出力QC
（インバータ４を介して供給される。上記のカウ
ンタ１Ａのクリア端子CLには、上記した端子T1
に供給されるL1，R1，L2，R2，L3，R3，Ｐ，Ｑ
毎に１発出力されるパルスが、端子T2からクリ
アパルスとして供給される。また、カウンタ１
Ｂ，１Ｃのクリア端子CLには、カウンタ１Ｃの
出力QB，QDを入力するNANDゲート３の出力が
供給される。これは、カウンタ１Ｂ，１Ｃでの所
定のカウントが行なわれたときに、上記したカウ
ンタ１Ｂ，１Ｃをクリアするためのものである。
上記したメモリーアドレス用のカウンタ１Ａ，１
Ｂ，１Ｃのカウントは、上記したクロツクにより
インクリメントされ、インターリーブ用のROM
２の出力は、カウンタ１Ａの下位３ビツトとカウ
ンタ１Ｃの上位４ビツトの都合７ビツトにより決
定される。このように構成することによつて、イ
ンターリーブ用アドレスA0〜A10（カウンタ１Ａ
からのA0，A1，A2、カウンタ１ＢからのA3，
A4，A5，A6、インターリーブ用のROM２から
のA7，A8，A9，A10）までがカウンタ１Ａ，１
Ｂ，１Ｃの示す数値（10進）より16×８×（カウ
ンタ１Ａの数値）だけ手前の値を示すようになつ
ている。なお、インターリーブする際には、ブロ
ツクの内の各標本化信号ワードL1，R1，L2，R2，
L3，R3及び誤り訂正ワードＰ，Ｑには、16Hの
インターリーブが施されるようになつている。
上記した如く従来の装置においては、インター
リーブ回路にROMが使用されている。この
ROMを使用するものは、一般のTTLを使用する
ものと比較して消費電力が大きく、また経済的に
も高価になるといつた欠点を有する。
リーブ回路にROMが使用されている。この
ROMを使用するものは、一般のTTLを使用する
ものと比較して消費電力が大きく、また経済的に
も高価になるといつた欠点を有する。
この発明は、このような従来技術の欠点を解決
する目的でなされたものである。
する目的でなされたものである。
以下、第２図を参照しながら、この発明による
インターリーブ回路の一実施例について説明す
る。
インターリーブ回路の一実施例について説明す
る。
第２図において、１１Ａ，１１Ｂ，１１Ｃはメ
モリーアドレス用のカウンタ、１２は基本メモリ
ーのアドレスを指定する加算器、１３は追加メモ
リーのアドレスを指定する加算器、１４はORゲ
ート１４Ａ，１４ＣとANDゲート１４Ｂで構成
され、追加メモリーの使用を判定し、加算器１２
の出力をそのまま加算器１３において出力するか
否か判定する判定回路、１５はNANDゲート、
１６，１７，１８はインバータである。
モリーアドレス用のカウンタ、１２は基本メモリ
ーのアドレスを指定する加算器、１３は追加メモ
リーのアドレスを指定する加算器、１４はORゲ
ート１４Ａ，１４ＣとANDゲート１４Ｂで構成
され、追加メモリーの使用を判定し、加算器１２
の出力をそのまま加算器１３において出力するか
否か判定する判定回路、１５はNANDゲート、
１６，１７，１８はインバータである。
加算器１２と加算器１３は直列に接続され、加
算器１２の出力の一部は判定回路１４に入力し、
判定回路１４の出力は加算器１３に入力してい
る。
算器１２の出力の一部は判定回路１４に入力し、
判定回路１４の出力は加算器１３に入力してい
る。
端子T1からはカウンタ１１Ａのクロツク端子
CKに前述したと同様のクロツクが供給される。
同じく端子T2からはカウンタ１１Ａのクリア端
子CLに前述したと同様のパルスがクリアパルス
として供給される。なお、上記のカウンタ１１
Ｂ，１１Ｃのクロツク端子CKには、上記した端
子T2に供給されると同様のパルスが端子T3から
クロツクとして供給される。また上記のカウンタ
１１Ｂ，１１Ｃのクリア端子CLには、カウンタ
１１Ｃの出力QA，QDとカウンタ１１Ｂのキヤリ
ー端子Ｃからの出力を入力とするNANDゲート
１５の出力が供給される。
CKに前述したと同様のクロツクが供給される。
同じく端子T2からはカウンタ１１Ａのクリア端
子CLに前述したと同様のパルスがクリアパルス
として供給される。なお、上記のカウンタ１１
Ｂ，１１Ｃのクロツク端子CKには、上記した端
子T2に供給されると同様のパルスが端子T3から
クロツクとして供給される。また上記のカウンタ
１１Ｂ，１１Ｃのクリア端子CLには、カウンタ
１１Ｃの出力QA，QDとカウンタ１１Ｂのキヤリ
ー端子Ｃからの出力を入力とするNANDゲート
１５の出力が供給される。
加算器１２の出力は、上位４ビツト（カウンタ
１１Ｃの出力QA，QB，QC，QD）から下位３ビツ
ト（カウンタ１１Ａの出出力QA，QB，QCをイン
バータ１６，１７，１８を介したもの）を減算し
たものである。
１１Ｃの出力QA，QB，QC，QD）から下位３ビツ
ト（カウンタ１１Ａの出出力QA，QB，QCをイン
バータ１６，１７，１８を介したもの）を減算し
たものである。
上記した構成からなる回路において、カウンタ
１１ＡからのA0，A1，A2、カウンタ１１Ｂから
のA3，A4，A5，A6、加算器１２からのΣ1，Σ2，
Σ4をインターリーブ用のアドレスとしても、こ
れらがメモリーアドレス用のカウンタ１１Ａ，１
１Ｂ，１１Ｃの示す値より16×８×（カウンタ１
１Ａの数値）だけ手前の値を示すことができる。
しかし、第２図に一実施例として示すものにおい
ては、出力A0，A1，…A10に接続されたワード配
列がえのメモリー（通常ランダムアクセスメモリ
ー）に様々な容量のものが組み合わせて使用する
ことを想定している。すなわち、同じ容量のメモ
リーを複数個用いるのではなく、全体のメモリー
容量をなるべく減らすため、ある容量のメモリー
を基本メモリーとし、これに別の容量のメモリー
を追加することを想定している。
１１ＡからのA0，A1，A2、カウンタ１１Ｂから
のA3，A4，A5，A6、加算器１２からのΣ1，Σ2，
Σ4をインターリーブ用のアドレスとしても、こ
れらがメモリーアドレス用のカウンタ１１Ａ，１
１Ｂ，１１Ｃの示す値より16×８×（カウンタ１
１Ａの数値）だけ手前の値を示すことができる。
しかし、第２図に一実施例として示すものにおい
ては、出力A0，A1，…A10に接続されたワード配
列がえのメモリー（通常ランダムアクセスメモリ
ー）に様々な容量のものが組み合わせて使用する
ことを想定している。すなわち、同じ容量のメモ
リーを複数個用いるのではなく、全体のメモリー
容量をなるべく減らすため、ある容量のメモリー
を基本メモリーとし、これに別の容量のメモリー
を追加することを想定している。
したがつて、アドレスが基本メモリーではな
く、追加された追加メモリーを示す場合には、そ
の追加メモリーに入力しなければならない。すな
わち、基本メモリーに入力できるときは、それに
入力するが、入力できないときは、その入力を追
加メモリーに切り換えなければならない。このた
め、加算器１２のほかに、加算器１３、判定回路
１４を設けたものである。すなわち、判定回路１
４により、追加メモリーの使用を判定する。追加
メモリーの不使用の場合、アドレスは基本メモリ
ーを示すので、判定回路１４は基本メモリーに入
ると判定し、前記加算器１２の出力をそのまま加
算器１３から出力する。そして、基本メモリーに
入力する。また、追加メモリーの使用の場合、ア
ドレスは基本メモリーを示さないので、判定回路
１４は基本メモリーに入らないと判定し、加算器
１３で加算器１２の出力中２ビツトに１を加えて
出力する。そして、追加メモリーに入力する。こ
のように、様々な容量のものを組み合わせて使用
する場合でも、正しいインターリーブをかけるこ
とができる。
く、追加された追加メモリーを示す場合には、そ
の追加メモリーに入力しなければならない。すな
わち、基本メモリーに入力できるときは、それに
入力するが、入力できないときは、その入力を追
加メモリーに切り換えなければならない。このた
め、加算器１２のほかに、加算器１３、判定回路
１４を設けたものである。すなわち、判定回路１
４により、追加メモリーの使用を判定する。追加
メモリーの不使用の場合、アドレスは基本メモリ
ーを示すので、判定回路１４は基本メモリーに入
ると判定し、前記加算器１２の出力をそのまま加
算器１３から出力する。そして、基本メモリーに
入力する。また、追加メモリーの使用の場合、ア
ドレスは基本メモリーを示さないので、判定回路
１４は基本メモリーに入らないと判定し、加算器
１３で加算器１２の出力中２ビツトに１を加えて
出力する。そして、追加メモリーに入力する。こ
のように、様々な容量のものを組み合わせて使用
する場合でも、正しいインターリーブをかけるこ
とができる。
以上記載した如く、この発明は、従来のROM
に代えて、２個の加算器と判定回路を用いてイン
ターリーブ回路を構成したものである。したがつ
て、この発明によれば、消費電力が少なく、経済
的に安価であるばかりでなく、出力が接続される
ワード配列がえ用のメモリーの容量を小さくする
ことができるという効果が得られる。
に代えて、２個の加算器と判定回路を用いてイン
ターリーブ回路を構成したものである。したがつ
て、この発明によれば、消費電力が少なく、経済
的に安価であるばかりでなく、出力が接続される
ワード配列がえ用のメモリーの容量を小さくする
ことができるという効果が得られる。
第１図は従来装置におけるインターリーブ回
路、第２図はこの発明によるインターリーブ回路
の一実施例である。 １１Ａ，１１Ｂ，１１Ｃ……メモリーアドレス
用のカウンタ、１２，１３……加算器、１４……
判定回路、１５……NANDゲート、１６，１７，
１８……インバータ。
路、第２図はこの発明によるインターリーブ回路
の一実施例である。 １１Ａ，１１Ｂ，１１Ｃ……メモリーアドレス
用のカウンタ、１２，１３……加算器、１４……
判定回路、１５……NANDゲート、１６，１７，
１８……インバータ。
Claims (1)
- １ PCM装置の記録系に介在し、基本メモリー
と追加メモリーとからなるメモリーを有し、ワー
ドの配列がえを行なうインターリーブ回路を構成
するアドレス指定部において、前記基本メモリー
のアドレスを指定する加算器と前記追加メモリー
のアドレスを指定する加算器とを直列に接続し、
前段の加算器の出力の一部を、前記追加メモリー
の使用を判定する判定回路に入力し、該判定回路
の出力を後段の加算器に入力したことを特徴とす
るPCM装置におけるインターリーブ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7598481A JPS57191816A (en) | 1981-05-19 | 1981-05-19 | Interleaving circuit of pcm device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7598481A JPS57191816A (en) | 1981-05-19 | 1981-05-19 | Interleaving circuit of pcm device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57191816A JPS57191816A (en) | 1982-11-25 |
| JPH0421942B2 true JPH0421942B2 (ja) | 1992-04-14 |
Family
ID=13592030
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7598481A Granted JPS57191816A (en) | 1981-05-19 | 1981-05-19 | Interleaving circuit of pcm device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS57191816A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60211667A (ja) * | 1984-04-05 | 1985-10-24 | Nec Corp | デイジタル・オ−デイオ・デイスク・システムのデスクランブル回路 |
| JPH07107781B2 (ja) * | 1986-02-24 | 1995-11-15 | 松下電器産業株式会社 | Ｒａｍのアドレス信号発生回路 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS51230A (ja) * | 1974-06-19 | 1976-01-05 | Hitachi Ltd | Koodohenkanki |
-
1981
- 1981-05-19 JP JP7598481A patent/JPS57191816A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS57191816A (en) | 1982-11-25 |
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