JPH0567428A

JPH0567428A - 電子放出素子

Info

Publication number: JPH0567428A
Application number: JP22708091A
Authority: JP
Inventors: Takeo Tsukamoto; 健夫塚本; Nobuo Watanabe; 信男渡辺; Norio Kaneko; 典夫金子
Original assignee: Canon Inc
Current assignee: Canon Inc
Priority date: 1991-09-06
Filing date: 1991-09-06
Publication date: 1993-03-19

Abstract

(57)【要約】【目的】電子放出素子におけるｐ−ｎ接合の周囲に発
生するリークを防ぐために設けられるガードリングを不
要とする電子放出素子を提供する。【構成】不純物濃度３×１０¹⁶／ｃｍ³ のｐ型半導体
層１０２の上部３００ｎｍの深さに不純物濃度５×１０
¹⁸／ｃｍ³ 以上のｐ型半導体領域１０５を形成し、ｐ型
半導体層１０２の上部に３０μｍの深さに高濃度のｎ型
半導体領域１０４を形成し、その周囲に、酸化膜領域と
して絶縁層１０３を形成し、さらにプロトンをｎ型半導
体１０４の周囲に注入して半絶縁体領域１１０を形成す
ることにより、ｐｎ接合のエッジ部に極めて厚い空乏層
１０６と半絶縁層１１０の極めて厚い酸化膜が形成さ
れ、ガードリングを不要とする。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体基板の表面上
に、基板に平行に形成されたｎ型半導体層を有し、該ｎ
型半導体層の下にｐｎ接合が形成されている電子放出素
子に関する。

【０００２】

【従来の技術】従来、この種の電子放出素子は、電子な
だれ増幅（以下、アバランシェ増幅と称す）を起こさ
せ、ホット化した電子を外部に放出させるもので、米国
特許第４２５９６７８号および米国特許第４３０３９３
０号に記載されているように、ｐ型半導体層とｎ型半導
体層とを接合してダイオード構造とし、このダイオード
の両端に逆バイアスをかけてアバランシェ増幅を発生さ
せて電子をホット化し、セシウム等を付着させたｎ型半
導体層表面より電子が放出されるように構成されてい
た。

【０００３】

【発明が解決しようとする課題】上述した従来の電子放
出素子は、ｐｎ接合の周囲にリークが発生するので、こ
のリークを防ぐためにｐｎ接合によるガードリング構造
を有していた。ところが、このガードリングはキャリア
の多い半導体層の空乏層が薄く形成されるため接合性の
もつ容量が素子部の容量に比較して大きく、このため、
電子放出素子の直接変調の周波数の上限が低くなって、
この素子のアプリケーションの範囲が狭く限定され、ま
た、ガードリング構造を形成するために多くの素子面積
を必要とするので素子の微細化、集積化が困難であり、
さらに、高濃度のｎ型半導体領域のガードリング形成の
ためには不純物を高濃度で深い位置に注入する必要があ
り、そのために、長時間のイオン注入や拡散を必要と
し、プロセスコストが高くなるという欠点がある。

【０００４】本発明の目的は、ガードリングを不要とし
て、直接変調の周波数範囲が広くスイッチング特性に優
れ、微細化が容易で、かつ、安価に製造することができ
る電子放出素子を提供することである。

【０００５】

【課題を解決するための手段】本発明の電子放出素子
は、半導体基板の表面上に、該基板に平行に形成された
ｎ型半導体層を有し、該ｎ型半導体層の下にｐｎ接合が
形成されている電子放出素子において、少なくとも一つ
のｐ型半導体からなる第１の領域と第１の領域より不純
物の濃度の小さい少なくとも一つのｐ型半導体層からな
る第２の領域がそれぞれｐｎ接合を形成し、かつ、第１
の領域の周囲に接して第２の領域が構成され、第２の領
域に接して半絶縁性領域が構成されている。さらに、下
記特徴の少なくとも一つを含んでいてもよい。

【０００６】（１）前記ｐ型半導体層がＳｉにより形成
されている。

【０００７】（２）前記第１の領域の不純物の濃度が第
２の領域の不純物の濃度の２倍以上である。

【０００８】（３）前記第１の領域の不純物の濃度が５
×１０¹⁷／ｃｍ³ 以上で第２の領域の不純物の濃度が
２．５×１０¹⁷／ｃｍ³ 以下である。

【０００９】（４）ｎ型半導体層の厚さが５０ｎｍ以下
である。

【００１０】（５）ｎ型半導体層の表面に仕事関数の小
さい材料が吸着あるいは蒸着されている。

【００１１】（６）仕事関数の小さい材料がＣｓ，Ｂａ
を含む１Ａ，２Ａ族の金属、Ｙを含む３Ａ族の金属、Ｌ
ａを含むランタノイド系の金属のいずれかである。

【００１２】（７）ｎ型半導体層と、第１の領域と、第
２の領域がイオン注入法で形成されたものである。

【００１３】（８）同一半導体基板上に複数個形成され
たものである。

【００１４】

【作用】第１の領域の周囲に第２の領域が接して構成さ
れ、かつ、第２の領域の周囲に半絶縁性領域が接して構
成されているので、第１の領域の空乏層が第２の領域に
形成される空乏層より薄く、かつ、第１の領域を取り囲
むように形成され、さらに、半絶縁性領域に形成される
空乏層が第２の領域を取り囲むように形成される。この
ため、接合の周囲に比較的高い降伏電圧を有する極めて
厚い半絶縁性領域と、同様に高い降伏電圧を有する厚い
空乏層が存在し、その中に比較的低い降伏電圧をもつ薄
い空乏層が形成され、半絶縁性領域と第２の領域の空乏
層がガードリングと同等の働きを示し、かつ半絶縁性の
形成領域は絶縁層と見倣すことができ、深く形成された
半絶縁性領域の容量はガードリングと比較して極めて小
さくなるので、ｐｎ接合によるガードリングの形成が不
要になり、しかも、微細化が可能になる。

【００１５】

【実施例】次に、本発明の実施例について図面を参照し
て説明する。

【００１６】図１は本発明の電子放出素子の第１の実施
例の構成を示す部分断面図、図２はその平面図である。

【００１７】この電子放出素子は、ＧａＡｓ（１００）
が使用されたｐ型半導体基板１０１上に３×１０¹⁶／ｃ
ｍ³ の不純物濃度をもつｐ型半導体層１０２がＣＶＤ法
によりエピタキシャル成長されている。次に、ｐ型半導
体層１０２の表面近くに高濃度のｐ型半導体領域１０５
が、フォーカスイオンビーム（以下、ＦＩＢと記す）に
よるイオン注入でＢイオンを深さ約３００ｎｍに不純物
濃度５×１０¹⁷〜２０×１０¹⁷／ｃｍ³ となるように形
成されアニールされて形成されている。また、高濃度の
ｎ型半導体層１０４が、フォーカスしていない一般のイ
オン注入装置により、適当なレジストをマスクとして用
いてＡｓイオンをｐ型半導体層１０２の表面近くにに深
さ３０ｎｍまで１×１０¹⁹〜１×１０²¹／ｃｍ³ の濃度
になるように注入されアニールして形成されている。さ
らに、プロトンを適当なマスクを用いてｎ型半導体１０
４の周囲に注入し、極めて比抵抗の大きな半絶縁体領域
１１０が形成されている。

【００１８】また、酸化膜をスパッタリング法により形
成し、フッ酸系のエッチング液で適当な形状にパターニ
ングを行なうことにより、素子分離領域として絶縁層１
０３が形成されている。

【００１９】ｐ型半導体基板１０１の裏面にＡｕ−Ｃｒ
を抵抗加熱を用いて蒸着し、適当な温度でアニールを行
なうことによりオーミック電極１０８が形成され、さら
に、Ａｕ−Ｇｅを抵抗加熱法で蒸着し、電極形状にパタ
ーニングを行なって、オーミック電極１０７が形成され
ている。

【００２０】次に、本実施例の動作について説明する。

【００２１】このように制作された電子放出素子に、電
源１０９により、ｐ型半導体基板１０１とｎ型半導体層
１０４との間に逆バイアスをかけると、高濃度のｐ型半
導体領域１０５とｎ型半導体層１０４との接合部に形成
される空乏層の中でアバランシェ増幅が発生し、生成さ
れたホットエレクトロンは極めて薄く形成されたｎ型半
導体層１０４を通り抜けて真空領域にしみだし、外部に
設けられた引き出し電極等の電界によって素子外部に取
り出される。

【００２２】本実施例の電子放出素子は、ｐ型半導体層
１０２の濃度をｐ型半導体領域１０５の濃度よりも低く
し、さらに半絶縁体領域１１０とｐ型半導体層１０２が
ｐ型半導体領域１０５を取り囲むように形成すること
で、空乏層１０６を形成し、接合のエッジ部で不均一な
ブレークダウンを防止して、極めて均一かつ微小な電子
放出領域を形成することができる。

【００２３】また、この方法により従来必要であったｐ
ｎ接合によるガードリングを不要として取り除いたた
め、素子の接合容量を低減し、良好なスイッチング特性
を得ることができた。

【００２４】また、ｎ型半導体層１０４の表面にＢａ，
Ｃｓ等のアルカリ金属を付着させるか、あるいは、Ｙ，
Ｌａ，等の仕事関数の低い材料を付着あるいは蒸着する
ことで表面の仕事関数を下げて電子をより多く取り出す
ことも可能である。

【００２５】また、本実施例では示さなかったが、放出
された電子を引き出すための電極を素子の上部に絶縁層
を介して形成してもよい。

【００２６】図３は本発明の電子放出素子の第２の実施
例の構成を示す部分断面図である。

【００２７】以下、第２の実施例について、図３を用い
て説明する。

【００２８】本実施例は、本発明の電子放出素子を同一
基板上に複数配列し、素子間のクロストークを防ぐよう
に構成したものである。

【００２９】本実施例の構成を製造プロセスにしたがっ
て説明する。

【００３０】（１）図３に示されるように、ＧａＡｓ
（１００）を用いた半絶縁性のｐ型半導体基板２０１上
に、深さ８００ｎｍ、３×１０¹⁸／ｃｍ³ のの不純物濃
度をもつｐ型半導体層１０１′と、深さ８００ｎｍ、３
×１０¹⁶／ｃｍ³ の不純物濃度をもつｐ型半導体層１０
２をＭＢＥ法でエピタキシャル成長させて形成する。

【００３１】（２）高濃度のｐ型半導体領域１０５を、
ＦＩＢによるイオン注入法を用い、直接マスクレスで、
Ｂｅイオンを、深さ約３００ｎｍ、不純物濃度５×１０
¹⁷−２０×１０¹⁷／ｃｍ³ となるように注入し、アニー
ルを行なって形成する。

【００３２】（３）高濃度のｐ型半導体領域２０３を、
ＦＩＢによるイオン注入法を用いて、直接マスクレス
で、Ｂｅイオンを、深さ１μｍ、不純物濃度が５×１０
¹⁸−２０×１０¹⁸／ｃｍ³ となるように注入し、アニー
ルを行なって形成する。

【００３３】（４）高濃度のｎ型領域１０４をフォーカ
スしていない一般のイオン注入装置を用いて、適当なレ
ジストをマスクとして用い、Ｓｉイオンを深さ３０ｎ
ｍ、１×１０¹⁸−１×１０²⁰／ｃｍ³ の濃度になるよう
に注入を行ない、アニールを行なって形成する。

【００３４】（５）プロトンと適当なマスクを用いて注
入し、極めて比抵抗の大きな半絶縁体領域１１０を形成
する。

【００３５】（６）酸化膜をスパッタイング法により形
成し、フッ酸系エッチング液で適当な形状にパターニン
グを行ない、素子分離領域の絶縁層１０３を形成する。

【００３６】（７）ｐ型半導体基板の表面にＡｕ−Ｃｒ
を抵抗加熱を用いて蒸着し、適当な温度でアニールを行
ないオーミック電極２０４を形成する。

【００３７】（８）プロトンを適当なマスクを用いて注
入し、極めて比抵抗のノンドーブ領域２０２を形成し素
子分離を行なう。

【００３８】（９）Ａｕ−Ｇｅを抵抗加熱法で蒸着し、
電極形状にパターニングを行ない、適当にアニールを行
ないオーミック電極１０７を形成する。

【００３９】このようにして作成された電子放出素子に
対し、ｐ型半導体のオーミック電極２０４とｎ型半導体
のオーミック電極１０７との間に逆バイアスをかけるこ
とにより、電子放出素子をそれぞれ独立して制御するこ
とができる。

【００４０】次に本発明の電子放出素子の応用例につい
て説明する。

【００４１】図４は従来のＣＲＴの概略断面図、図５は
本発明の電子放出素子をＣＲＴディスプレイに利用した
場合の応用例を示す断面図である。

【００４２】従来のＣＲＴは、ガラス製チューブ４０１
と電子偏向手段としての偏向コイル４０２と、蛍光面４
０３と、熱電子源用のフィラメント４０５からなってい
た。図５に示すＣＲＴは、図４と同様な位置に電子のク
ロスオーバーポイント４０４をもつようにレンズ電極５
０２を形成し、本発明による電子放出素子５０１を使用
したもので、長寿命、安定なＣＲＴを構成することがで
きた。

【００４３】図６は本発明による電子放出素子を同一基
板上に複数配設した場合の第１の応用例を示すフラット
ディスプレイの分解図である。本応用例は、本発明によ
る電子放出素子をマトリクス状に配置した基板をフラッ
トディスプレイ用の電子源として利用したものである。

【００４４】このフラットディスプレイは本発明による
電子放出素子５０１を多数配置した半導体基板６０１
と、ＸＹアドレスとしてのＸ方向制御グリッド基板６０
２と、Ｙ方向制御グリッド基板６０３と、Ｘ方向制御グ
リッド６０２Ｘと、Ｙ方向制御グリッド６０３Ｙと、加
速グリッド６０４と、メタルバック６０５、蛍光体６０
６、透明ガラスパネル６０７を含む結像部とからなる。
今、映像信号発生器６１３から映像信号６１０の信号分
解装置に入力されて表示すべき点（ドット）をＸ方向、
Ｙ方向に分離してＸ方向のアドレスがアドレスデコーダ
ー６０９に入り、Ｙ方向のアドレスがアドレスデコーダ
ー６０８に入ると、表示すべき点のＸ，Ｙ方向の両グリ
ッドが電位的に電子放出素子の電子を引き出す方向に転
換し、表示すべき点の電子が基板６０２，６０３を通り
抜けて基板６０４へ到達する。基板６０４には高電圧６
１１かけられており、電子は大きなエネルギーをもらっ
て蛍光体６０６を明るく光らせ、輝点６１２を得ること
ができ、極めて簡単な構成で従来のＣＲＴに代わる超薄
型ディスプレイを構築することができる。また、Ｘ，Ｙ
アドレスの方法はこの方式に限定されることはなく、直
接電子放出素子をアドレスし、変調する方式を用いても
よい。

【００４５】図７は本発明の電子放出素子を同一基板上
に複数配設した第２の応用例の電子線描画システムの部
分斜視図である。

【００４６】この電子線描画システムは、本発明による
電子放出素子５０１がマトリクス状に配置された電子放
出素子基板７０１と、半導体基板７０２と、電子線描画
レジスト７０３と、収束レンズ７０４，７０５からな
る。描画のＯＮ／ＯＦＦ制御は描画データから解析され
て電子放出素子５０１へのバイアスが制御される。描画
すべきデータが伝えられた場合は、電子放出素子５０１
が電子を放出する電位にバイアスされて電子を放出し、
引き出し電極（不図示）にて引き出され、レンズ電極
（不図示）にて基板上に収束させて電子ビームレジスト
７０３を感光させる。上記構成において、本発明によ
る電子放出素子を多数配置した基板を用いて電子線描画
システムを構築することで、極めて高精度、小型、高速
な描画システムを作ることができる。

【００４７】

【発明の効果】以上説明したように、本発明によれば、
半導体基板の表面上に、ｎ型半導体層が存在し、前記ｎ
型半導体層の下部に、ｐｎ接合が形成されている電子放
出素子において、少なくとも一つのｐ型半導体層からな
る第１の領域と第１の領域より不純物の濃度の小さい濃
度を有する少なくとも一つのｐ型半導体層からなる第２
の領域がそれぞれｐｎ接合を形成し、かつ、第１の領域
の周囲に接して第２の領域が構成され、第２の領域に接
して半絶縁性領域が構成されたことにより、第１の領域
の空乏層が第２の領域に形成される空乏層よりも薄く形
成され、かつ第２の領域に形成される空乏層が第１の領
域を取り囲むように形成され、さらに、半絶縁性領域に
形成される空乏層が第２の領域を取り囲むように形成さ
れる。このため接合の周囲には比較的高い降伏電圧をも
つ極めて厚い酸化膜による絶縁領域と、同様に高い降伏
電圧を有する厚い空乏層が存在し、その中に比較的低い
降伏電圧をもつ薄い空乏層が形成され、半絶縁性領域と
第２の領域の空乏層がガードリングと同等な働きを示す
ことにより、次に示す効果がある。

【００４８】（１）ｐｎ接合によるガードリングの形成
が不要になる。

【００４９】（２）製造プロセスを簡略化できるだけで
なく、スイッチング速度の高速化、変調周波数の向上を
実現することが可能となる。

【００５０】（３）ガードリング形成に必要な面積が不
要となって、より一層の小型化が可能となる。

【００５１】（４）高濃度のｐ型半導体領域を設けるこ
とができ、接合部での均一なアバランシェ増幅を生ぜし
めるることが可能となり、均一性がよく、微小スポット
の電子ビームを得ることが可能となる。

【００５２】（５）電子放出素子の構成を極めて単純な
のもとし、かつ微細化し、接合部の容量を低減すること
が可能となる。

【図面の簡単な説明】

【図１】本発明の電子放出素子の第１の実施例の構成を
示す部分断面図である。

【図２】図１に示す実施例の平面図である。

【図３】本発明の電子放出素子の第２の実施例構成を示
す部分断面図である。

【図４】従来のＣＲＴを示す概略断面図である。

【図５】本発明の電子放出素子をＣＲＴディスプレイに
引用した場合の応用例を示す断面図である。

【図６】本発明の電子放出素子を同一基板上に複数配設
した場合の第１の応用例を示すフラットディスプレイの
分解図である。

【図７】本発明の電子放出素子を同一基板上に複数配設
した場合の第２の応用例の電子線描画システムの部分斜
視図である。

【符号の説明】

１０１ｐ型半導体基板１０１′，１０２ｐ型半導体層１０５，２０３ｐ型半導体領域１０３絶縁層１０４ｎ型半導体層１０６空乏層１０７ｎ型オーミック電極１０８，２０４ｐ型オーミック電極１０９バイアス電源２０１半導体基板２０２，２０５ノンドープ領域４０１ガラス製チューブ４０２偏向コイル４０３蛍光面４０４クロスオーバーポイント４０５熱電子放出素子５０１電子放出素子５０２レンズ電極６０１半導体基板６０２Ｘ方向制御グリッド基板６０２ＸＸ方向制御グリッド６０３Ｙ方向制御グリッド基板６０３ＹＹ方向制御グリッド６０４加速グリッド６０５メタルバック６０６蛍光体６０７透明ガラスパネル６０８，６０９アドレスレコーダー６１０信号分解装置６１１電源６１２輝点６１３映像信号発生器７０１電子放出素子基板７０２半導体基板７０３電子線描画レジスト７０４，７０５収束レンズ

Claims

【特許請求の範囲】

【請求項１】半導体基板の表面上に、該基板に平行に
形成されたｎ型半導体層を有し、該ｎ型半導体層の下に
ｐｎ接合が形成されている電子放出素子において、少なくとも一つのｐ型半導体からなる第１の領域と、第
１の領域より不純物の濃度の小さい少なくとも一つのｐ
型半導体層からなる第２の領域とがそれぞれｐｎ接合を
形成し、かつ、第１の領域の周囲に接して第２の領域が
構成され、第２の領域に接して半絶縁性領域が構成され
ていることを特徴とする電子放出素子。
【請求項２】ｐ型半導体層がＧａＡｓにより形成され
ている請求項１記載の電子放出素子。
【請求項３】第１の領域の不純物の濃度が第２の領域
の不純物の濃度の２倍以上である請求項２記載の電子放
出素子。
【請求項４】第１の領域の不純物の濃度が５×１０¹⁷
／ｃｍ³ 以上であり、第２の領域の不純物の濃度が２．
５×１０¹⁷／ｃｍ³ 以下である請求項３記載の電子放出
素子。
【請求項５】ｎ型半導体層の厚さが５０ｎｍ以下であ
る請求項１乃至４のいずれか一項に記載の電子放出素
子。
【請求項６】ｎ型半導体層の表面に仕事関数の小さい
材料が吸着あるいは蒸着されている請求項１乃至５のい
ずれか一項に記載の電子放出素子。
【請求項７】仕事関数の小さい材料がＣｓ，Ｂａを含
む１Ａ，２Ａ族の金属、Ｙを含む３Ａ族の金属、Ｌａを
含むランタノイド系の金属のいずれかである請求項５記
載の電子放出素子。
【請求項８】ｎ型半導体層と、第１の領域と、第２の
領域がイオン注入法で形成された請求項１乃至７のいず
れか一項に記載の電子放出素子。
【請求項９】同一半導体基板上に複数個形成された請
求項１乃至８のいずれか一項に記載の電子放出素子。