JPH0567683A - 識別回路 - Google Patents
識別回路Info
- Publication number
- JPH0567683A JPH0567683A JP3230311A JP23031191A JPH0567683A JP H0567683 A JPH0567683 A JP H0567683A JP 3230311 A JP3230311 A JP 3230311A JP 23031191 A JP23031191 A JP 23031191A JP H0567683 A JPH0567683 A JP H0567683A
- Authority
- JP
- Japan
- Prior art keywords
- input
- circuit
- output
- switch circuit
- fuse
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W46/00—Marks applied to devices, e.g. for alignment or identification
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W46/00—Marks applied to devices, e.g. for alignment or identification
- H10W46/401—Marks applied to devices, e.g. for alignment or identification for identification or tracking
- H10W46/403—Marks applied to devices, e.g. for alignment or identification for identification or tracking for non-wireless electrical read out
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W46/00—Marks applied to devices, e.g. for alignment or identification
- H10W46/601—Marks applied to devices, e.g. for alignment or identification for use after dicing
Landscapes
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】
【目的】本発明は少数の入出力パッドから多数の識別情
報を読み出すことを目的とする。 【構成】一対の入出力パッド１ａ，１ｂ間にスイッチ回
路４を介して複数のヒューズ３が並列に接続されるよう
に構成する。また、一つの基準入出力パッド５に対し他
の複数の入出力パッド８がそれぞれスイッチ回路６とヒ
ューズ７を介して並列に接続されるように構成する。
報を読み出すことを目的とする。 【構成】一対の入出力パッド１ａ，１ｂ間にスイッチ回
路４を介して複数のヒューズ３が並列に接続されるよう
に構成する。また、一つの基準入出力パッド５に対し他
の複数の入出力パッド８がそれぞれスイッチ回路６とヒ
ューズ７を介して並列に接続されるように構成する。
Description
【０００１】
【産業上の利用分野】この発明は半導体集積回路の入出
力パッドを利用して特定の識別情報を設定するための識
別回路に関するものである。
力パッドを利用して特定の識別情報を設定するための識
別回路に関するものである。
【０００２】半導体集積回路では例えば同一チップで多
品種を構成する場合の品種情報やメモリ等の予備ライン
の使用の有無等の情報を入出力パッドを介して外部から
識別可能とすることが要求されている。
品種を構成する場合の品種情報やメモリ等の予備ライン
の使用の有無等の情報を入出力パッドを介して外部から
識別可能とすることが要求されている。
【０００３】
【従来の技術】従来の半導体集積回路に設けられた識別
回路では一つの入出力パッドに一つのヒューズが接続さ
れ、そのヒューズを切断するか否かによって当該入出力
パッドに例えば予備ラインを使用しているか否かを示す
「１」若しくは「０」の識別情報を出力可能としてい
る。
回路では一つの入出力パッドに一つのヒューズが接続さ
れ、そのヒューズを切断するか否かによって当該入出力
パッドに例えば予備ラインを使用しているか否かを示す
「１」若しくは「０」の識別情報を出力可能としてい
る。
【０００４】また、半導体集積回路を形成したチップが
ウェハ上のどの位置で形成されたものかを示す情報はバ
ルク工程中におけるパターニング工程でその位置情報が
チップ上に形成され、その情報は各チップで目視により
読み取るように構成されている。
ウェハ上のどの位置で形成されたものかを示す情報はバ
ルク工程中におけるパターニング工程でその位置情報が
チップ上に形成され、その情報は各チップで目視により
読み取るように構成されている。
【０００５】
【発明が解決しようとする課題】ところが、上記のよう
に一つの入出力パッドに一つのヒューズが接続された識
別回路では一つの入出力パッドで一つの識別情報しか読
み出すことができないため、多数の識別情報が必要な場
合には多数の入出力パッドと同入出力パッドに接続され
る多数の識別回路が必要となるという問題点がある。従
って、上記のようなチップの位置情報は入出力パッドか
ら電気的に読み出す識別情報ではなく、目視による識別
情報が採用されている。
に一つの入出力パッドに一つのヒューズが接続された識
別回路では一つの入出力パッドで一つの識別情報しか読
み出すことができないため、多数の識別情報が必要な場
合には多数の入出力パッドと同入出力パッドに接続され
る多数の識別回路が必要となるという問題点がある。従
って、上記のようなチップの位置情報は入出力パッドか
ら電気的に読み出す識別情報ではなく、目視による識別
情報が採用されている。
【０００６】この発明の目的は、少数の入出力パッドか
ら多数の識別情報を読出し可能とする識別回路を提供す
ることにある。
ら多数の識別情報を読出し可能とする識別回路を提供す
ることにある。
【０００７】
【課題を解決するための手段】図１は本発明の原理説明
図である。すなわち、図１（ａ）は一対の入出力パッド
１ａ，１ｂ間にスイッチ回路４を介して複数のヒューズ
３が並列に接続されている。
図である。すなわち、図１（ａ）は一対の入出力パッド
１ａ，１ｂ間にスイッチ回路４を介して複数のヒューズ
３が並列に接続されている。
【０００８】また、図１（ｂ）は一つの基準入出力パッ
ド５に対し他の複数の入出力パッド８がそれぞれスイッ
チ回路６とヒューズ７を介して並列に接続されている。
ド５に対し他の複数の入出力パッド８がそれぞれスイッ
チ回路６とヒューズ７を介して並列に接続されている。
【０００９】
【作用】図１（ａ）に示す回路ではスイッチ回路４を閉
路すれば並列に接続されたヒューズ３の切断本数に応じ
た抵抗値による多数の識別情報が入出力パッド１ａ，１
ｂから読出し可能となる。
路すれば並列に接続されたヒューズ３の切断本数に応じ
た抵抗値による多数の識別情報が入出力パッド１ａ，１
ｂから読出し可能となる。
【００１０】図１（ｂ）に示す回路では各スイッチ回路
６を閉路すれば各ヒューズ７の切断状況に応じた多ビッ
トのデジタル信号による識別情報が各入出力パッド８か
ら読出し可能となる。
６を閉路すれば各ヒューズ７の切断状況に応じた多ビッ
トのデジタル信号による識別情報が各入出力パッド８か
ら読出し可能となる。
【００１１】
【実施例】以下、この発明を具体化した第一の実施例を
図２に従って説明する。一対の入出力パッド１ａ，１ｂ
は配線２でそれぞれ内部回路（図示しない）に接続さ
れ、同内部回路に対し信号を入出力可能となっている。
両入出力パッド１ａ，１ｂ間には例えば６本のヒューズ
３がスイッチ回路４を介して並列に接続されて識別回路
が構成され、同スイッチ回路４はテストモード時には一
括して閉路され、通常動作時には一括して開路される構
成となっている。そして、各ヒューズ３はレーザーによ
りそれぞれ切断可能となっている。
図２に従って説明する。一対の入出力パッド１ａ，１ｂ
は配線２でそれぞれ内部回路（図示しない）に接続さ
れ、同内部回路に対し信号を入出力可能となっている。
両入出力パッド１ａ，１ｂ間には例えば６本のヒューズ
３がスイッチ回路４を介して並列に接続されて識別回路
が構成され、同スイッチ回路４はテストモード時には一
括して閉路され、通常動作時には一括して開路される構
成となっている。そして、各ヒューズ３はレーザーによ
りそれぞれ切断可能となっている。
【００１２】このような識別回路ではあらかじめ任意本
数のヒューズ３を切断した状態でテストモード時には各
スイッチ回路４を閉路し、この状態で両入出力パッド１
ａ，１ｂ間の抵抗値を測定すると、全ヒューズ３を切断
した場合から全ヒューズ３を切断しない場合までの７通
りの抵抗値が検出可能である。従って、一対の入出力パ
ッド１ａ，１ｂにより７種類の識別情報を読み出すこと
が可能となる。
数のヒューズ３を切断した状態でテストモード時には各
スイッチ回路４を閉路し、この状態で両入出力パッド１
ａ，１ｂ間の抵抗値を測定すると、全ヒューズ３を切断
した場合から全ヒューズ３を切断しない場合までの７通
りの抵抗値が検出可能である。従って、一対の入出力パ
ッド１ａ，１ｂにより７種類の識別情報を読み出すこと
が可能となる。
【００１３】また、テストモード時以外ではスイッチ回
路４を開路すれば両入出力パッド１ａ，１ｂは内部回路
に対しそれぞれ独立したパッドとして作用し、配線２を
介して内部回路に対し信号を入出力可能となる。
路４を開路すれば両入出力パッド１ａ，１ｂは内部回路
に対しそれぞれ独立したパッドとして作用し、配線２を
介して内部回路に対し信号を入出力可能となる。
【００１４】次に、この発明を具体化した第二の実施例
を図３に従って説明する。基準入出力パッド５には多数
のスイッチ回路６が直列に接続され、各スイッチ回路６
間にはそれぞれヒューズ７及びスイッチ回路１１を介し
て各入出力パッド８が接続されている。そして、各ヒュ
ーズ７は前記実施例と同様にレーザーでそれぞれ切断可
能であり、各スイッチ回路６はテストモード時には一括
して閉路され、テストモード時以外では一括して開路さ
れる。また、各スイッチ回路１１はテストモード時には
一括して開路され、テストモード時以外では一括して閉
路される。また、前記基準入出力パッド５は配線９を介
して内部回路と接続され、入出力パッド８はそれぞれヒ
ューズ７、スイッチ回路１１及び配線１０を介して内部
回路に接続されている。
を図３に従って説明する。基準入出力パッド５には多数
のスイッチ回路６が直列に接続され、各スイッチ回路６
間にはそれぞれヒューズ７及びスイッチ回路１１を介し
て各入出力パッド８が接続されている。そして、各ヒュ
ーズ７は前記実施例と同様にレーザーでそれぞれ切断可
能であり、各スイッチ回路６はテストモード時には一括
して閉路され、テストモード時以外では一括して開路さ
れる。また、各スイッチ回路１１はテストモード時には
一括して開路され、テストモード時以外では一括して閉
路される。また、前記基準入出力パッド５は配線９を介
して内部回路と接続され、入出力パッド８はそれぞれヒ
ューズ７、スイッチ回路１１及び配線１０を介して内部
回路に接続されている。
【００１５】このような識別回路ではあらかじめ任意の
ヒューズ７を切断した状態でテストモード時には各スイ
ッチ回路６を閉路し、スイッチ回路１１を開路するとと
もに基準入出力パッド５に所定の電源電圧を供給し、こ
の状態で各入出力パッド８の電圧を検出すれば、ヒュー
ズ７の切断の有無に基づいて各入出力パッド８でＨレベ
ルあるいはＬレベルの２値信号が検出される。従って、
この識別回路では任意のヒューズ７を切断することによ
り例えば６つの入出力パッド８で６ビットのデジタル信
号を出力可能となり、少数の入出力パッドを使用して極
めて多数の識別信号を設定することが可能となる。
ヒューズ７を切断した状態でテストモード時には各スイ
ッチ回路６を閉路し、スイッチ回路１１を開路するとと
もに基準入出力パッド５に所定の電源電圧を供給し、こ
の状態で各入出力パッド８の電圧を検出すれば、ヒュー
ズ７の切断の有無に基づいて各入出力パッド８でＨレベ
ルあるいはＬレベルの２値信号が検出される。従って、
この識別回路では任意のヒューズ７を切断することによ
り例えば６つの入出力パッド８で６ビットのデジタル信
号を出力可能となり、少数の入出力パッドを使用して極
めて多数の識別信号を設定することが可能となる。
【００１６】また、テストモード時以外ではスイッチ回
路６を開路し、スイッチ回路１１を閉路すれば基準入出
力パッド５及び各入出力パッド８は内部回路に対しそれ
ぞれ独立したパッドとして作用し、配線９，１０を介し
て内部回路に対し信号を入出力可能となる。
路６を開路し、スイッチ回路１１を閉路すれば基準入出
力パッド５及び各入出力パッド８は内部回路に対しそれ
ぞれ独立したパッドとして作用し、配線９，１０を介し
て内部回路に対し信号を入出力可能となる。
【００１７】
【発明の効果】以上詳述したように、この発明は少数の
入出力パッドから多数の識別情報を読出し得る識別回路
を提供することができる優れた効果を発揮する。
入出力パッドから多数の識別情報を読出し得る識別回路
を提供することができる優れた効果を発揮する。
【図１】本発明の原理説明図である。
【図２】第一の実施例を示す回路図である。
【図３】第二の実施例を示す回路図である。
１ａ，１ｂ，８ 入出力パッド ３，７ ヒューズ ４，６ スイッチ回路 ５ 基準入出力パッド
Claims (2)
- 【請求項１】 一対の入出力パッド（１ａ，１ｂ）間に
スイッチ回路（４）を介して複数のヒューズ（３）を並
列に接続したことを特徴とする識別回路。 - 【請求項２】 一つの基準入出力パッド（５）に対し他
の複数の入出力パッド（８）をそれぞれスイッチ回路
（６）とヒューズ（７）を介して並列に接続したことを
特徴とする識別回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3230311A JPH0567683A (ja) | 1991-09-10 | 1991-09-10 | 識別回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3230311A JPH0567683A (ja) | 1991-09-10 | 1991-09-10 | 識別回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0567683A true JPH0567683A (ja) | 1993-03-19 |
Family
ID=16905848
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3230311A Withdrawn JPH0567683A (ja) | 1991-09-10 | 1991-09-10 | 識別回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0567683A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2002045139A1 (en) * | 2000-12-01 | 2002-06-06 | Hitachi, Ltd | Method for identifying semiconductor integrated circuit device, method for manufacturing semiconductor integrated circuit device, semiconductor integrated circuit device and semiconductor chip |
| US9390812B2 (en) | 2014-07-01 | 2016-07-12 | Samsung Electronics Co., Ltd. | E-fuse test device and semiconductor device including the same |
-
1991
- 1991-09-10 JP JP3230311A patent/JPH0567683A/ja not_active Withdrawn
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2002045139A1 (en) * | 2000-12-01 | 2002-06-06 | Hitachi, Ltd | Method for identifying semiconductor integrated circuit device, method for manufacturing semiconductor integrated circuit device, semiconductor integrated circuit device and semiconductor chip |
| WO2002050910A1 (en) * | 2000-12-01 | 2002-06-27 | Hitachi, Ltd | Semiconductor integrated circuit device identifying method, semiconductor integrated circuit device producing method, and semiconductor integrated circuit device |
| US6941536B2 (en) | 2000-12-01 | 2005-09-06 | Hitachi, Ltd. | Method for identifying semiconductor integrated circuit device, method for manufacturing semiconductor integrated circuit device, semiconductor integrated circuit device and semiconductor chip |
| US7282377B2 (en) | 2000-12-01 | 2007-10-16 | Hitachi, Ltd. | Method for identifying semiconductor integrated circuit device, method for manufacturing semiconductor integrated circuit device, semiconductor integrated circuit device and semiconductor chip |
| KR100812850B1 (ko) * | 2000-12-01 | 2008-03-11 | 가부시키가이샤 히타치세이사쿠쇼 | 반도체 집적회로장치의 식별방법, 반도체 집적회로장치의제조방법, 반도체 집적회로장치 및 반도체 칩 |
| US7665049B2 (en) | 2000-12-01 | 2010-02-16 | Hitachi, Ltd. | Method for identifying semiconductor integrated circuit device, method for manufacturing semiconductor integrated circuit device, semiconductor integrated circuit device and semiconductor chip |
| US9390812B2 (en) | 2014-07-01 | 2016-07-12 | Samsung Electronics Co., Ltd. | E-fuse test device and semiconductor device including the same |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5068604A (en) | Method of and device for testing multiple power supply connections of an integrated circuit on a printed circuit board | |
| JP2776247B2 (ja) | 半導体集積回路及びその製造方法 | |
| JP2001135796A (ja) | 半導体集積回路チップ | |
| JP2002313860A (ja) | 半導体装置 | |
| US5663902A (en) | System and method for disabling static current paths in fuse logic | |
| JP2004028885A (ja) | 半導体装置、半導体パッケージ及び半導体装置の試験方法 | |
| JPH0567683A (ja) | 識別回路 | |
| US5402018A (en) | Semiconductor integrated circuit | |
| JPH08204582A (ja) | 半導体集積回路 | |
| US6353336B1 (en) | Electrical ID method for output driver | |
| JP2006196159A (ja) | 個別チップのデバイス情報を直接読み取り可能なシグネチャー識別装置を有するマルチチップパッケージ | |
| KR100206611B1 (ko) | 집적 반도체 회로를 식별하기 위한 회로구조 | |
| JP3100609B2 (ja) | 集積半導体回路の識別のための回路装置 | |
| US6492706B1 (en) | Programmable pin flag | |
| JPH0644031B2 (ja) | テスト回路 | |
| JP2785748B2 (ja) | 双方向入出力バッファ | |
| JPH08298289A (ja) | プログラム可能な論理回路 | |
| JPH0193141A (ja) | 半導体集積回路の製造方法 | |
| JPH0517667Y2 (ja) | ||
| JP3092179B2 (ja) | 半導体集積回路 | |
| JP3236072B2 (ja) | テスト回路およびテスト方法 | |
| JP3557773B2 (ja) | 半導体装置 | |
| JPS60136999A (ja) | メモリ集積回路装置 | |
| JP3927251B2 (ja) | 半導体装置 | |
| JPS60192343A (ja) | 半導体集積回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19981203 |