JPH08204582A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPH08204582A JPH08204582A JP7006836A JP683695A JPH08204582A JP H08204582 A JPH08204582 A JP H08204582A JP 7006836 A JP7006836 A JP 7006836A JP 683695 A JP683695 A JP 683695A JP H08204582 A JPH08204582 A JP H08204582A
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- JP
- Japan
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- circuit
- trimming
- cutting
- semiconductor integrated
- decoder
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Abstract
(57)【要約】
【目的】 本発明は半導体集積回路に関し、トリミング
用の専用パッド数を削減すると共に、トリミングに係る
作業が大幅に軽減される半導体集積回路の提供を目的と
する。 【構成】 トリミング回路を備える半導体集積回路にお
いて、チップ端子系又は専用パッドからのシリアルデー
タを入力して対応するパラレルデータを出力するシリア
ル／パラレル変換部と、シリアル／パラレル変換部の出
力のパラレルデータに従って対応するヒューズ回路を切
断／非切断するトリミング回路部とを備える。又は複数
のチップ端子系又は専用パッドからのパラレルデータを
デコードするデコーダと、デコーダのデコード出力に従
って対応するヒューズ回路を切断／非切断するトリミン
グ回路部とを備える。又はチップ端子系又は専用パッド
からのクロック信号を計数するカウンタと、カウンタの
計数値をデコードするデコーダと、デコーダのデコード
出力に従って対応するヒューズ回路を切断／非切断する
トリミング回路部とを備える。
用の専用パッド数を削減すると共に、トリミングに係る
作業が大幅に軽減される半導体集積回路の提供を目的と
する。 【構成】 トリミング回路を備える半導体集積回路にお
いて、チップ端子系又は専用パッドからのシリアルデー
タを入力して対応するパラレルデータを出力するシリア
ル／パラレル変換部と、シリアル／パラレル変換部の出
力のパラレルデータに従って対応するヒューズ回路を切
断／非切断するトリミング回路部とを備える。又は複数
のチップ端子系又は専用パッドからのパラレルデータを
デコードするデコーダと、デコーダのデコード出力に従
って対応するヒューズ回路を切断／非切断するトリミン
グ回路部とを備える。又はチップ端子系又は専用パッド
からのクロック信号を計数するカウンタと、カウンタの
計数値をデコードするデコーダと、デコーダのデコード
出力に従って対応するヒューズ回路を切断／非切断する
トリミング回路部とを備える。
Description
【０００１】
【産業上の利用分野】本発明は半導体集積回路に関し、
更に詳しくはトリミング回路を備える半導体集積回路に
関する。トリミング回路は電子回路の機能／動作パラメ
ータの設定、基準電圧発生回路の出力電圧の微調整等の
目的で広く半導体集積回路（ＩＣチップ）に組み込まれ
ている。今日、ＩＣチップの集積度は増す一方であり、
これに伴い論理回路のチップ面積の確保、チップ入出力
端子数の確保は益々困難となっている。
更に詳しくはトリミング回路を備える半導体集積回路に
関する。トリミング回路は電子回路の機能／動作パラメ
ータの設定、基準電圧発生回路の出力電圧の微調整等の
目的で広く半導体集積回路（ＩＣチップ）に組み込まれ
ている。今日、ＩＣチップの集積度は増す一方であり、
これに伴い論理回路のチップ面積の確保、チップ入出力
端子数の確保は益々困難となっている。
【０００２】
【従来の技術】図４は従来の半導体集積回路の回路図
で、図において１は半導体（例えばシリコン）ウエー
ハ、３は該ウエーハ上に設けられた基準電圧発生回路、
５は同じくトリミング回路、Ｓ1 〜Ｓ4 はアナログスイ
ッチ、７はオペレーショナルアンプ（ＡＭＰ）、ＢＰは
チップ入出力信号用のボンディングパッド、ＴＭはチッ
プ入出力端子、Ｐ1 〜Ｐ7 はトリミング制御用の専用パ
ッドである。
で、図において１は半導体（例えばシリコン）ウエー
ハ、３は該ウエーハ上に設けられた基準電圧発生回路、
５は同じくトリミング回路、Ｓ1 〜Ｓ4 はアナログスイ
ッチ、７はオペレーショナルアンプ（ＡＭＰ）、ＢＰは
チップ入出力信号用のボンディングパッド、ＴＭはチッ
プ入出力端子、Ｐ1 〜Ｐ7 はトリミング制御用の専用パ
ッドである。
【０００３】ボンディングパッドＢＰに接続するウエー
ハ１上の配線は不図示の論理回路等に接続している。ま
たボンディングパッドＢＰとチップ入出力端子ＴＭとの
間は針金線等によりワイヤボンディングされている。専
用パッドＰ1 〜Ｐ7 は後述のトリミング処理の際に使用
する。基準電圧発生回路３はこのＩＣチップ内で使用さ
れる基準電圧Ｖref を生成する。ＡＭＰ７の＋側入力端
子の入力電圧をＶinとし、かつＡＭＰ７の−側入力端子
より左側を見たときの抵抗値を夫々ＲA ，ＲB とする
と、出力電圧Ｖref は、 Ｖref ＝（１＋ＲA ／ＲB ）Ｖin で与えられる。
ハ１上の配線は不図示の論理回路等に接続している。ま
たボンディングパッドＢＰとチップ入出力端子ＴＭとの
間は針金線等によりワイヤボンディングされている。専
用パッドＰ1 〜Ｐ7 は後述のトリミング処理の際に使用
する。基準電圧発生回路３はこのＩＣチップ内で使用さ
れる基準電圧Ｖref を生成する。ＡＭＰ７の＋側入力端
子の入力電圧をＶinとし、かつＡＭＰ７の−側入力端子
より左側を見たときの抵抗値を夫々ＲA ，ＲB とする
と、出力電圧Ｖref は、 Ｖref ＝（１＋ＲA ／ＲB ）Ｖin で与えられる。
【０００４】この基準電圧発生回路３は、ＩＣチップへ
の給電電圧＋Ｖ＝５Ｖとした場合に、例えばＶref ＝
２．５Ｖを生成する。この場合に、Ｖinは既知であるか
ら、Ｖ ref ＝２．５Ｖを得るためには抵抗比ＲA ／ＲB
を微調整する必要がある。そこで、トリミング回路５で
ヒューズ回路の切断（トリミング）を行い、対応するス
イッチＳ1 〜Ｓ4 をＯＮ又はＯＦＦに固定することによ
り、抵抗比ＲA ／ＲB の設定を行う。因みに、図示の例
ではＳ1 ＝ＯＦＦ，Ｓ2 ＝ＯＮ，Ｓ3 ＝ＯＦＦ，Ｓ4 ＝
ＯＦＦにより、ＲA ＝Ｒf ＋Ｒ1 ，ＲB ＝Ｒ2 ＋Ｒ3 ＋
Ｒ4 である。
の給電電圧＋Ｖ＝５Ｖとした場合に、例えばＶref ＝
２．５Ｖを生成する。この場合に、Ｖinは既知であるか
ら、Ｖ ref ＝２．５Ｖを得るためには抵抗比ＲA ／ＲB
を微調整する必要がある。そこで、トリミング回路５で
ヒューズ回路の切断（トリミング）を行い、対応するス
イッチＳ1 〜Ｓ4 をＯＮ又はＯＦＦに固定することによ
り、抵抗比ＲA ／ＲB の設定を行う。因みに、図示の例
ではＳ1 ＝ＯＦＦ，Ｓ2 ＝ＯＮ，Ｓ3 ＝ＯＦＦ，Ｓ4 ＝
ＯＦＦにより、ＲA ＝Ｒf ＋Ｒ1 ，ＲB ＝Ｒ2 ＋Ｒ3 ＋
Ｒ4 である。
【０００５】図５は従来のトリミング回路の回路図で、
図においてＦＣ1 〜ＦＣ4 はトリミング回路５を構成す
るヒューズ回路、Ｑ11〜Ｑ42はＮチャネルのＭＯＳＦＥ
Ｔ、Ｆ11〜Ｆ42はトリミング用ヒューズ、Ｉ1 〜Ｉ4 は
インバータ回路、ＣＩ1 〜ＣＩ4 は定電流源である。ヒ
ューズ回路ＦＣ1 について説明する。通常の状態（ＩＣ
チップの稼働時）では、パッドＰ1 はＬＯＷレベル、か
つパッドＰ2 はＨＩＧＨレベルにバイアスされることに
より、ＦＥＴＱ11＝ＯＦＦ、ＦＥＴＱ12＝ＯＮの状態と
なる。この状態で、もしヒューズＦ11，Ｆ12が共に切断
されていなければ、定電流源ＣＩ1 の電流はヒューズＦ
11，Ｆ12→ＦＥＴＱ12→抵抗Ｒs のルートでＧＮＤに流
れ込む。これによりインバータ回路Ｉ1 の入力はＬＯＷ
レベルとなる。従って、その出力のスイッチ制御信号Ｃ
ＮＴ１はＨＩＧＨレベルとなり、この場合の図４のスイ
ッチＳ1 は例えばＯＮ状態となる。
図においてＦＣ1 〜ＦＣ4 はトリミング回路５を構成す
るヒューズ回路、Ｑ11〜Ｑ42はＮチャネルのＭＯＳＦＥ
Ｔ、Ｆ11〜Ｆ42はトリミング用ヒューズ、Ｉ1 〜Ｉ4 は
インバータ回路、ＣＩ1 〜ＣＩ4 は定電流源である。ヒ
ューズ回路ＦＣ1 について説明する。通常の状態（ＩＣ
チップの稼働時）では、パッドＰ1 はＬＯＷレベル、か
つパッドＰ2 はＨＩＧＨレベルにバイアスされることに
より、ＦＥＴＱ11＝ＯＦＦ、ＦＥＴＱ12＝ＯＮの状態と
なる。この状態で、もしヒューズＦ11，Ｆ12が共に切断
されていなければ、定電流源ＣＩ1 の電流はヒューズＦ
11，Ｆ12→ＦＥＴＱ12→抵抗Ｒs のルートでＧＮＤに流
れ込む。これによりインバータ回路Ｉ1 の入力はＬＯＷ
レベルとなる。従って、その出力のスイッチ制御信号Ｃ
ＮＴ１はＨＩＧＨレベルとなり、この場合の図４のスイ
ッチＳ1 は例えばＯＮ状態となる。
【０００６】また、もしヒューズＦ11，Ｆ12が共に切断
されていた場合は、インバータ回路Ｉ1 の入力はＨＩＧ
Ｈレベルとなり、スイッチ制御信号ＣＮＴ１はＬＯＷレ
ベルになる。この場合のスイッチＳ1 はＯＦＦ状態とな
る。ＩＣチップの製造時にはヒューズＦ11，Ｆ12は共に
閉成している。従って、スイッチＳ1 をＯＦＦにしたい
場合は、ヒューズＦ11，Ｆ12を共に切断（トリミング）
する必要がある。ここで、ヒューズＦ11，Ｆ12の双方を
切断するのは、後に導電性の破片等によってヒューズＦ
11又はＦ12の一方が短絡してもヒューズ回路ＦＣ1 とし
ての開放状態を確実なものにするためである。
されていた場合は、インバータ回路Ｉ1 の入力はＨＩＧ
Ｈレベルとなり、スイッチ制御信号ＣＮＴ１はＬＯＷレ
ベルになる。この場合のスイッチＳ1 はＯＦＦ状態とな
る。ＩＣチップの製造時にはヒューズＦ11，Ｆ12は共に
閉成している。従って、スイッチＳ1 をＯＦＦにしたい
場合は、ヒューズＦ11，Ｆ12を共に切断（トリミング）
する必要がある。ここで、ヒューズＦ11，Ｆ12の双方を
切断するのは、後に導電性の破片等によってヒューズＦ
11又はＦ12の一方が短絡してもヒューズ回路ＦＣ1 とし
ての開放状態を確実なものにするためである。
【０００７】ヒューズＦ11，Ｆ12を切断する時は、外部
より専用パッドＰ1 〜Ｐ4 にプローブ（針金）を接触さ
せることにより、パッドＰ1 ，Ｐ2 にはバイアス電圧
を、かつパッドＰ3 ，Ｐ4 には電源を加える。即ち、ヒ
ューズＦ11を切断する場合は、バイアスＡ＝ＨＩＧＨレ
ベル（ＦＥＴＱ11がＯＮできる状態）、かつバイアスＢ
＝ＬＯＷレベル（ＦＥＴＱ12がＯＮできない状態）にバ
イアスした状態で、専用パッドＰ3 には−８Ｖ、かつ専
用パッドＰ4 には＋５Ｖの電源を加える。これにより、
パッドＰ4 →ヒューズＦ11→ＦＥＴＱ11→パッドＰ3 の
ルートに比較的大きな電流が流れ、ヒューズＦ11が焼き
切れる。次いで、ヒューズＦ12を切断する場合は、逆に
バイアスＡ＝ＬＯＷレベル、かつバイアスＢ＝ＨＩＧＨ
レベルとする。これにより、パッドＰ4 →ヒューズＦ12
→ＦＥＴＱ12→パッドＰ3 のルートに比較的大きな電流
が流れ、ヒューズＦ12が焼き切れる。
より専用パッドＰ1 〜Ｐ4 にプローブ（針金）を接触さ
せることにより、パッドＰ1 ，Ｐ2 にはバイアス電圧
を、かつパッドＰ3 ，Ｐ4 には電源を加える。即ち、ヒ
ューズＦ11を切断する場合は、バイアスＡ＝ＨＩＧＨレ
ベル（ＦＥＴＱ11がＯＮできる状態）、かつバイアスＢ
＝ＬＯＷレベル（ＦＥＴＱ12がＯＮできない状態）にバ
イアスした状態で、専用パッドＰ3 には−８Ｖ、かつ専
用パッドＰ4 には＋５Ｖの電源を加える。これにより、
パッドＰ4 →ヒューズＦ11→ＦＥＴＱ11→パッドＰ3 の
ルートに比較的大きな電流が流れ、ヒューズＦ11が焼き
切れる。次いで、ヒューズＦ12を切断する場合は、逆に
バイアスＡ＝ＬＯＷレベル、かつバイアスＢ＝ＨＩＧＨ
レベルとする。これにより、パッドＰ4 →ヒューズＦ12
→ＦＥＴＱ12→パッドＰ3 のルートに比較的大きな電流
が流れ、ヒューズＦ12が焼き切れる。
【０００８】他のヒューズ回路ＦＣ2 〜ＦＣ4 について
も同様である。但し、ヒューズＦ21〜Ｆ42を個別に切断
するためには、この例では＋５Ｖを給電するライン（専
用パッド）は共通化できないので、パッドＰ4 〜Ｐ7 が
個別に設けられている。
も同様である。但し、ヒューズＦ21〜Ｆ42を個別に切断
するためには、この例では＋５Ｖを給電するライン（専
用パッド）は共通化できないので、パッドＰ4 〜Ｐ7 が
個別に設けられている。
【０００９】
【発明が解決しようとする課題】上記の如く、従来は、
ヒューズ回路（トリミング対象のビット）毎にトリミン
グ制御用の専用パッドＰ4 〜Ｐ7 を設けていた。このた
めチップ面積のかなりの部分を専用パッドが占有し、論
理回路用のチップ面積を確保できないと言う問題があっ
た。また本来の入出力信号のためのボンディングパッド
用領域も十分に確保できず、必要な入出力端子数を確保
できないという問題があった。
ヒューズ回路（トリミング対象のビット）毎にトリミン
グ制御用の専用パッドＰ4 〜Ｐ7 を設けていた。このた
めチップ面積のかなりの部分を専用パッドが占有し、論
理回路用のチップ面積を確保できないと言う問題があっ
た。また本来の入出力信号のためのボンディングパッド
用領域も十分に確保できず、必要な入出力端子数を確保
できないという問題があった。
【００１０】例えば上記トリミング回路５は４ビットの
例であるが、それでも専用パッド数は共通のパッドＰ1
〜Ｐ3 と、個別のパッドＰ4 〜Ｐ7 との合計７個必要に
なる。しかるに、実際の基準電圧発生回路では数ｍＶの
精度にまで電圧を合わせ込むために７ビット程度のトリ
ミング精度が必要となり、この場合の専用パッド数は１
０個必要になる。しかも、トリミングビット（専用パッ
ド）数が増加すれば、トリミングに係るプローバテスト
ＰＴ，ファイナルテストＦＴ等の作業工程数も増加し、
これによりチップの生産性が大幅に低下していた。
例であるが、それでも専用パッド数は共通のパッドＰ1
〜Ｐ3 と、個別のパッドＰ4 〜Ｐ7 との合計７個必要に
なる。しかるに、実際の基準電圧発生回路では数ｍＶの
精度にまで電圧を合わせ込むために７ビット程度のトリ
ミング精度が必要となり、この場合の専用パッド数は１
０個必要になる。しかも、トリミングビット（専用パッ
ド）数が増加すれば、トリミングに係るプローバテスト
ＰＴ，ファイナルテストＦＴ等の作業工程数も増加し、
これによりチップの生産性が大幅に低下していた。
【００１１】本発明の目的は、トリミング用の専用パッ
ド数を削減すると共に、トリミングに係る作業が大幅に
軽減される半導体集積回路を提供することにある。
ド数を削減すると共に、トリミングに係る作業が大幅に
軽減される半導体集積回路を提供することにある。
【００１２】
【課題を解決するための手段】上記の課題は図１（Ａ）
の構成により解決される。即ち、本発明（１）の半導体
集積回路は、トリミング回路を備える半導体集積回路に
おいて、チップ端子系又は専用パッドからのシリアルデ
ータを入力して対応するパラレルデータを出力するシリ
アル／パラレル変換部と、シリアル／パラレル変換部の
出力のパラレルデータに従って対応するヒューズ回路を
切断／非切断するトリミング回路部とを備える。
の構成により解決される。即ち、本発明（１）の半導体
集積回路は、トリミング回路を備える半導体集積回路に
おいて、チップ端子系又は専用パッドからのシリアルデ
ータを入力して対応するパラレルデータを出力するシリ
アル／パラレル変換部と、シリアル／パラレル変換部の
出力のパラレルデータに従って対応するヒューズ回路を
切断／非切断するトリミング回路部とを備える。
【００１３】また上記の課題は図１（Ｂ）の構成により
解決される。即ち、本発明（２）の半導体集積回路は、
トリミング回路を備える半導体集積回路において、複数
のチップ端子系又は専用パッドからのパラレルデータを
デコードするデコーダと、デコーダのデコード出力に従
って対応するヒューズ回路を切断／非切断するトリミン
グ回路部とを備える。
解決される。即ち、本発明（２）の半導体集積回路は、
トリミング回路を備える半導体集積回路において、複数
のチップ端子系又は専用パッドからのパラレルデータを
デコードするデコーダと、デコーダのデコード出力に従
って対応するヒューズ回路を切断／非切断するトリミン
グ回路部とを備える。
【００１４】また上記の課題は図１（Ｃ）の構成により
解決される。即ち、本発明（３）の半導体集積回路は、
トリミング回路を備える半導体集積回路において、チッ
プ端子系又は専用パッドからのクロック信号を計数する
カウンタと、カウンタの計数値をデコードするデコーダ
と、デコーダのデコード出力に従って対応するヒューズ
回路を切断／非切断するトリミング回路部とを備える。
解決される。即ち、本発明（３）の半導体集積回路は、
トリミング回路を備える半導体集積回路において、チッ
プ端子系又は専用パッドからのクロック信号を計数する
カウンタと、カウンタの計数値をデコードするデコーダ
と、デコーダのデコード出力に従って対応するヒューズ
回路を切断／非切断するトリミング回路部とを備える。
【００１５】
【作用】図１（Ａ）の本発明（１）の半導体集積回路に
おいては、シリアル／パラレル変換部は非稼働時（製造
時）におけるチップ端子系ＴＭ／ＢＰ又は専用パッドＰ
からのシリアルデータＳＤを入力して対応するパラレル
データＱ1 〜Ｑm を出力する。そして、トリミング回路
部はシリアル／パラレル変換部の出力のパラレルデータ
Ｑ1 〜Ｑm に従って対応するヒューズ回路ＦＣ1 〜ＦＣ
m を切断／非切断する。
おいては、シリアル／パラレル変換部は非稼働時（製造
時）におけるチップ端子系ＴＭ／ＢＰ又は専用パッドＰ
からのシリアルデータＳＤを入力して対応するパラレル
データＱ1 〜Ｑm を出力する。そして、トリミング回路
部はシリアル／パラレル変換部の出力のパラレルデータ
Ｑ1 〜Ｑm に従って対応するヒューズ回路ＦＣ1 〜ＦＣ
m を切断／非切断する。
【００１６】本発明（１）によれば、１つのデータ入力
ラインを利用することで、任意数ｍビット分のトリミン
グを行える。しかも、ｍビット分のトリミングを一斉に
行える。この場合に、データ入力ラインとしては１つの
専用パッドＰが有れば良い。更に、データ入力ラインと
して本来の入力信号のためのチップ端子系（即ち、チッ
プ入力端子ＴＭ又は、モールディング前であればボンデ
ィングパッドＢＰ）を流用することで、上記１つの専用
パッドＰも削除できる。従って、トリミング用の専用パ
ッド数を大幅に削減すると共に、トリミングに係る作業
が大幅に軽減される。
ラインを利用することで、任意数ｍビット分のトリミン
グを行える。しかも、ｍビット分のトリミングを一斉に
行える。この場合に、データ入力ラインとしては１つの
専用パッドＰが有れば良い。更に、データ入力ラインと
して本来の入力信号のためのチップ端子系（即ち、チッ
プ入力端子ＴＭ又は、モールディング前であればボンデ
ィングパッドＢＰ）を流用することで、上記１つの専用
パッドＰも削除できる。従って、トリミング用の専用パ
ッド数を大幅に削減すると共に、トリミングに係る作業
が大幅に軽減される。
【００１７】また図１（Ｂ）の本発明（２）の半導体集
積回路においては、デコーダは複数のチップ端子系ＴＭ
／ＢＰ又は専用パッドＰからのパラレルデータＤ1 〜Ｄ
n をデコードする。そして、トリミング回路部はデコー
ダのデコード出力Ｑ1 〜Ｑmに従って対応するヒューズ
回路ＦＣ1 〜ＦＣm を切断／非切断する。本発明（２）
によれば、僅かにｎビットのデータ入力ラインを利用す
ることで、ｍ＝２n ビット分のトリミングを行える。ｍ
ビット分のトリミングは個別に行うが、トリミングした
いヒューズ回路のみを指すように入力のパラレルデータ
Ｄ 1 〜Ｄn をセットすれば良いので、作業は極めて簡単
である。
積回路においては、デコーダは複数のチップ端子系ＴＭ
／ＢＰ又は専用パッドＰからのパラレルデータＤ1 〜Ｄ
n をデコードする。そして、トリミング回路部はデコー
ダのデコード出力Ｑ1 〜Ｑmに従って対応するヒューズ
回路ＦＣ1 〜ＦＣm を切断／非切断する。本発明（２）
によれば、僅かにｎビットのデータ入力ラインを利用す
ることで、ｍ＝２n ビット分のトリミングを行える。ｍ
ビット分のトリミングは個別に行うが、トリミングした
いヒューズ回路のみを指すように入力のパラレルデータ
Ｄ 1 〜Ｄn をセットすれば良いので、作業は極めて簡単
である。
【００１８】また図１（Ｃ）の本発明（３）の半導体集
積回路においては、カウンタＣＴＲはチップ端子系ＴＭ
／ＢＰ又は専用パッドＰからのクロック信号ＣＬＫを計
数する。デコーダはカウンタＣＴＲの計数値Ｑをデコー
ドする。そして、トリミング回路部はデコーダのデコー
ド出力Ｑ1 〜Ｑm に従って対応するヒューズ回路ＦＣ 1
〜ＦＣm を切断／非切断する。
積回路においては、カウンタＣＴＲはチップ端子系ＴＭ
／ＢＰ又は専用パッドＰからのクロック信号ＣＬＫを計
数する。デコーダはカウンタＣＴＲの計数値Ｑをデコー
ドする。そして、トリミング回路部はデコーダのデコー
ド出力Ｑ1 〜Ｑm に従って対応するヒューズ回路ＦＣ 1
〜ＦＣm を切断／非切断する。
【００１９】本発明（３）によれば、１つのクロック入
力ラインを利用することで、任意数ｍビット分のトリミ
ングを行える。ｍビット分のトリミングは個別に行う
が、トリミングしたいヒューズ回路のみを指すような個
数のクロック信号ＣＬＫを入力すれば良いので、作業は
極めて簡単である。しかも、本発明（１）と同様にトリ
ミング用の専用パッド数を大幅に削減できる。
力ラインを利用することで、任意数ｍビット分のトリミ
ングを行える。ｍビット分のトリミングは個別に行う
が、トリミングしたいヒューズ回路のみを指すような個
数のクロック信号ＣＬＫを入力すれば良いので、作業は
極めて簡単である。しかも、本発明（１）と同様にトリ
ミング用の専用パッド数を大幅に削減できる。
【００２０】
【実施例】以下、添付図面に従って本発明による実施例
を詳細に説明する。なお、全図を通して同一符号は同一
又は相当部分を示すものとする。図２は実施例のトリミ
ング回路の回路図で、図において５１はヒューズ回路
部、５２はシリアル／パラレル（Ｓ／Ｐ）変換部、ＬＶ
Ｃはレベルコンバータである。
を詳細に説明する。なお、全図を通して同一符号は同一
又は相当部分を示すものとする。図２は実施例のトリミ
ング回路の回路図で、図において５１はヒューズ回路
部、５２はシリアル／パラレル（Ｓ／Ｐ）変換部、ＬＶ
Ｃはレベルコンバータである。
【００２１】ヒューズ回路部５１は４つのヒューズ回路
ＦＣ1 〜ＦＣ4 から成っており、その構成及び動作は図
５について上記したものと同様で良い。但し、この実施
例ではドライバ回路Ｄ1 〜Ｄ4 を備えており、これらは
ヒューズＦ11〜Ｆ42を切断するに十分なパワーを出力す
る。各ドライバ回路Ｄ1 〜Ｄ4 は入力がＬＯＷレベルの
時はその出力は開放であり、入力がＨＩＧＨレベルの時
はその出力は例えば＋５Ｖである。
ＦＣ1 〜ＦＣ4 から成っており、その構成及び動作は図
５について上記したものと同様で良い。但し、この実施
例ではドライバ回路Ｄ1 〜Ｄ4 を備えており、これらは
ヒューズＦ11〜Ｆ42を切断するに十分なパワーを出力す
る。各ドライバ回路Ｄ1 〜Ｄ4 は入力がＬＯＷレベルの
時はその出力は開放であり、入力がＨＩＧＨレベルの時
はその出力は例えば＋５Ｖである。
【００２２】レベルコンバータＬＶＣは、入力のデータ
信号Ｄ1 ，Ｄ2 の１／０を夫々ＦＥＴＱ11，Ｑ12をＯＮ
／ＯＦＦさせるに必要なバイアス電圧Ａ，Ｂに変換す
る。この場合のデータ信号Ｄ1 ，Ｄ2 の入力ラインとし
ては、例えばＩＣチップ上の他の論理回路（不図示）で
必要となるようなデータ信号Ｄ1 ，Ｄ2 の入力ラインを
流用できる。従って、従来必要とされていた専用パッド
Ｐ1 ，Ｐ2 を削除できる。勿論、専用パッドＰ1 ，Ｐ2
を設けても良い。
信号Ｄ1 ，Ｄ2 の１／０を夫々ＦＥＴＱ11，Ｑ12をＯＮ
／ＯＦＦさせるに必要なバイアス電圧Ａ，Ｂに変換す
る。この場合のデータ信号Ｄ1 ，Ｄ2 の入力ラインとし
ては、例えばＩＣチップ上の他の論理回路（不図示）で
必要となるようなデータ信号Ｄ1 ，Ｄ2 の入力ラインを
流用できる。従って、従来必要とされていた専用パッド
Ｐ1 ，Ｐ2 を削除できる。勿論、専用パッドＰ1 ，Ｐ2
を設けても良い。
【００２３】なお、好ましくは、レベルコンバータＬＶ
Ｃはテストモード信号ＴＳＴＭのアサートによりデータ
信号Ｄ1 ，Ｄ2 の受付を付勢されるようにする。こうす
れば、このトリミング回路がＩＣチップの稼働時に誤動
作する心配は無い。なお、ＩＣチップの稼働時には、バ
イアスＡ＝ＬＯＷレベル，バイアスＢ＝ＨＩＧＨレベル
である。
Ｃはテストモード信号ＴＳＴＭのアサートによりデータ
信号Ｄ1 ，Ｄ2 の受付を付勢されるようにする。こうす
れば、このトリミング回路がＩＣチップの稼働時に誤動
作する心配は無い。なお、ＩＣチップの稼働時には、バ
イアスＡ＝ＬＯＷレベル，バイアスＢ＝ＨＩＧＨレベル
である。
【００２４】Ｓ／Ｐ変換部５１は、４ビットのシフトレ
ジスタより成っている。トリミングを行う時は、予め４
ビット分の所定パターンのデータ信号Ｄ3 をクロック信
号ＣＬＫによりシフトレジスタにシリアルインする。こ
のデータ信号Ｄ3 のラインもＩＣチップ上の他の論理回
路で必要となるようなデータ信号Ｄ3 のラインを流用で
きることは言うまでもない。その結果、フリップフロッ
プＦＦ1 〜ＦＦ4 には所望のトリミング制御用ビットパ
ターンが保持される。
ジスタより成っている。トリミングを行う時は、予め４
ビット分の所定パターンのデータ信号Ｄ3 をクロック信
号ＣＬＫによりシフトレジスタにシリアルインする。こ
のデータ信号Ｄ3 のラインもＩＣチップ上の他の論理回
路で必要となるようなデータ信号Ｄ3 のラインを流用で
きることは言うまでもない。その結果、フリップフロッ
プＦＦ1 〜ＦＦ4 には所望のトリミング制御用ビットパ
ターンが保持される。
【００２５】例えばヒューズＦ31，Ｆ32のみを切断した
い場合は、フリップフロップＦＦ1〜ＦＦ4 の各保持パ
ターンはＱ1 ＝０，Ｑ2 ＝０，Ｑ3 ＝１，Ｑ4 ＝０であ
る。これにより、ドライバ回路Ｄ3 のみが＋５Ｖを出力
する。この状態で、共通の専用パッドＰ3 に−８Ｖを印
加し、かつバイアスＡ＝ＨＩＧＨレベル、バイアスＢ＝
ＬＯＷレベルにすると、ヒューズＦ31のみが焼き切れ
る。次にバイアスＡ＝ＬＯＷレベル、バイアスＢ＝ＨＩ
ＧＨレベルにすると、ヒューズＦ32のみが焼き切れる。
一度に２以上のヒューズ回路ＦＣの切断を行いたい場合
は、対応するＦＦの各出力Ｑが夫々「１」となるように
データ信号Ｄ3 を入力すれば良い。
い場合は、フリップフロップＦＦ1〜ＦＦ4 の各保持パ
ターンはＱ1 ＝０，Ｑ2 ＝０，Ｑ3 ＝１，Ｑ4 ＝０であ
る。これにより、ドライバ回路Ｄ3 のみが＋５Ｖを出力
する。この状態で、共通の専用パッドＰ3 に−８Ｖを印
加し、かつバイアスＡ＝ＨＩＧＨレベル、バイアスＢ＝
ＬＯＷレベルにすると、ヒューズＦ31のみが焼き切れ
る。次にバイアスＡ＝ＬＯＷレベル、バイアスＢ＝ＨＩ
ＧＨレベルにすると、ヒューズＦ32のみが焼き切れる。
一度に２以上のヒューズ回路ＦＣの切断を行いたい場合
は、対応するＦＦの各出力Ｑが夫々「１」となるように
データ信号Ｄ3 を入力すれば良い。
【００２６】好ましくは、このＳ／Ｐ変換部５１へのデ
ータ入力はテストモード信号ＴＳＴＭにより付勢され、
トリミング後のＳ／Ｐ変換部５１はリセット信号ＲＳＴ
によりリセットされる。かくして、本実施例によれば、
上記の専用パッドＰ1 ，Ｐ2 に加え、専用パッドＰ4 〜
Ｐ7 も削除できる。即ち、専用パッドはＰ3 の一つあれ
ば良い。この実施例は４ビットトリミングの例である
が、トリミングのビット数が幾つに増してもこの関係は
変わらない。
ータ入力はテストモード信号ＴＳＴＭにより付勢され、
トリミング後のＳ／Ｐ変換部５１はリセット信号ＲＳＴ
によりリセットされる。かくして、本実施例によれば、
上記の専用パッドＰ1 ，Ｐ2 に加え、専用パッドＰ4 〜
Ｐ7 も削除できる。即ち、専用パッドはＰ3 の一つあれ
ば良い。この実施例は４ビットトリミングの例である
が、トリミングのビット数が幾つに増してもこの関係は
変わらない。
【００２７】図３は他の実施例のトリミング回路を説明
する図で、図において５３はデコーダ、５４はカウンタ
である。図３（Ａ）は、図２のＳ／Ｐ変換部５１に代え
て、デコーダ５３を使用する場合を示している。この実
施例によりトリミングを行う時は、入力のデータ信号Ｄ
3 ，Ｄ4 によりにデコーダ出力Ｑ1 〜Ｑ4 のうちのトリ
ミングを行いたいヒューズ回路に対応する一つを「１」
にする。例えばＤ3 ＝０，Ｄ4 ＝０にすると、デコーダ
出力Ｑ1 のみが「１」となり、ヒューズＦ11，Ｆ12のみ
を切断できる。次にＤ3 ＝１，Ｄ4 ＝１にすると、デコ
ーダ出力Ｑ4 のみが「１」となり、ヒューズＦ41，Ｆ42
のみを切断できる。この実施例では、１度に１ヒューズ
回路しか切断できないが、切断したいヒューズ回路を指
すようなデータ信号Ｄ3 ，Ｄ4 をセットするだけで良い
ので、トリミング作業が単純かつ簡単である。
する図で、図において５３はデコーダ、５４はカウンタ
である。図３（Ａ）は、図２のＳ／Ｐ変換部５１に代え
て、デコーダ５３を使用する場合を示している。この実
施例によりトリミングを行う時は、入力のデータ信号Ｄ
3 ，Ｄ4 によりにデコーダ出力Ｑ1 〜Ｑ4 のうちのトリ
ミングを行いたいヒューズ回路に対応する一つを「１」
にする。例えばＤ3 ＝０，Ｄ4 ＝０にすると、デコーダ
出力Ｑ1 のみが「１」となり、ヒューズＦ11，Ｆ12のみ
を切断できる。次にＤ3 ＝１，Ｄ4 ＝１にすると、デコ
ーダ出力Ｑ4 のみが「１」となり、ヒューズＦ41，Ｆ42
のみを切断できる。この実施例では、１度に１ヒューズ
回路しか切断できないが、切断したいヒューズ回路を指
すようなデータ信号Ｄ3 ，Ｄ4 をセットするだけで良い
ので、トリミング作業が単純かつ簡単である。
【００２８】図３（Ｂ）は、図２のＳ／Ｐ変換部５１に
代えて、カウンタ５４及びデコーダ５３を使用する場合
を示している。この実施例によりトリミングを行う時
は、必要数のクロック信号ＣＬＫをカウンタ５４に入力
すれば良い。例えばクロック信号ＣＬＫを１つも入力し
ないと、カウント出力Ｑ＝０によりデコーダ出力Ｑ1 の
みが「１」となる。これにより、ヒューズＦ11，Ｆ12の
みを切断できる。次にクロック信号ＣＬＫを３個入力す
ると、カウント出力Ｑ＝３によりデコーダ出力Ｑ 4 のみ
が「１」となる。これにより、ヒューズＦ41，Ｆ42のみ
を切断できる。この実施例では、クロック信号ＣＬＫの
ラインが利用できれば良いので、多目的広範囲のＩＣチ
ップに適用可能である。
代えて、カウンタ５４及びデコーダ５３を使用する場合
を示している。この実施例によりトリミングを行う時
は、必要数のクロック信号ＣＬＫをカウンタ５４に入力
すれば良い。例えばクロック信号ＣＬＫを１つも入力し
ないと、カウント出力Ｑ＝０によりデコーダ出力Ｑ1 の
みが「１」となる。これにより、ヒューズＦ11，Ｆ12の
みを切断できる。次にクロック信号ＣＬＫを３個入力す
ると、カウント出力Ｑ＝３によりデコーダ出力Ｑ 4 のみ
が「１」となる。これにより、ヒューズＦ41，Ｆ42のみ
を切断できる。この実施例では、クロック信号ＣＬＫの
ラインが利用できれば良いので、多目的広範囲のＩＣチ
ップに適用可能である。
【００２９】なお、上記実施例では−８Ｖを印加するパ
ッドＰ3 を１つの共通パッドにしたが、逆に＋５Ｖを印
加するパッドＰ4 〜Ｐ7 を１つの共通パッドにするよう
にヒューズ回路部５１を構成しても良いことは明らかで
ある。また、上記実施例では基準電圧発生回路のトリミ
ング回路を説明したが、この種のトリミング回路は電子
回路の様々な機能設定、パラメータ設定等にも利用でき
ることは明らかである。
ッドＰ3 を１つの共通パッドにしたが、逆に＋５Ｖを印
加するパッドＰ4 〜Ｐ7 を１つの共通パッドにするよう
にヒューズ回路部５１を構成しても良いことは明らかで
ある。また、上記実施例では基準電圧発生回路のトリミ
ング回路を説明したが、この種のトリミング回路は電子
回路の様々な機能設定、パラメータ設定等にも利用でき
ることは明らかである。
【００３０】また、上記本発明に好適なる実施例を述べ
たが、本発明思想を逸脱しない範囲内で、構成及び制御
の様々な変更が行えることは言うまでも無い。
たが、本発明思想を逸脱しない範囲内で、構成及び制御
の様々な変更が行えることは言うまでも無い。
【００３１】
【発明の効果】以上述べた如く本発明によれば、トリミ
ングのための専用パッド数を大幅に削減でき、もってチ
ップ面積の有効利用が図れる。また、トリミング作業も
大幅に簡略化される。
ングのための専用パッド数を大幅に削減でき、もってチ
ップ面積の有効利用が図れる。また、トリミング作業も
大幅に簡略化される。
【図１】図１は本発明の原理を説明する図である。
【図２】図２は実施例のトリミング回路の回路図であ
る。
る。
【図３】図３は他の実施例のトリミング回路を説明する
図である。
図である。
【図４】図４は従来の半導体集積回路の回路図である。
【図５】図５は従来のトリミング回路の回路図である。
５１ ヒューズ回路部 ５２ シリアル／パラレル変換部 ５３ デコーダ ５４ カウンタ
Claims (3)
- 【請求項１】 トリミング回路を備える半導体集積回路
において、 チップ端子系又は専用パッドからのシリアルデータを入
力して対応するパラレルデータを出力するシリアル／パ
ラレル変換部と、 シリアル／パラレル変換部の出力のパラレルデータに従
って対応するヒューズ回路を切断／非切断するトリミン
グ回路部とを備えることを特徴とする半導体集積回路。 - 【請求項２】 トリミング回路を備える半導体集積回路
において、 複数のチップ端子系又は専用パッドからのパラレルデー
タをデコードするデコーダと、 デコーダのデコード出力に従って対応するヒューズ回路
を切断／非切断するトリミング回路部とを備えることを
特徴とする半導体集積回路。 - 【請求項３】 トリミング回路を備える半導体集積回路
において、 チップ端子系又は専用パッドからのクロック信号を計数
するカウンタと、 カウンタの計数値をデコードするデコーダと、 デコーダのデコード出力に従って対応するヒューズ回路
を切断／非切断するトリミング回路部とを備えることを
特徴とする半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7006836A JPH08204582A (ja) | 1995-01-20 | 1995-01-20 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7006836A JPH08204582A (ja) | 1995-01-20 | 1995-01-20 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08204582A true JPH08204582A (ja) | 1996-08-09 |
Family
ID=11649329
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7006836A Withdrawn JPH08204582A (ja) | 1995-01-20 | 1995-01-20 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08204582A (ja) |
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007242705A (ja) * | 2006-03-06 | 2007-09-20 | Sanyo Electric Co Ltd | マルチチップパッケージ |
| JP2008198817A (ja) * | 2007-02-14 | 2008-08-28 | Ricoh Co Ltd | 半導体装置およびそのトリミング方法 |
| JP2008293206A (ja) * | 2007-05-23 | 2008-12-04 | Oki Electric Ind Co Ltd | 半導体集積回路装置 |
| JP2009076135A (ja) * | 2007-09-20 | 2009-04-09 | Ricoh Co Ltd | メモリ制御回路及び半導体装置 |
| JP2009283507A (ja) * | 2008-05-19 | 2009-12-03 | Mitsumi Electric Co Ltd | 電圧設定回路及び電圧設定方法、並びに二次電池用保護回路及び半導体集積回路装置 |
| JP2009283505A (ja) * | 2008-05-19 | 2009-12-03 | Mitsumi Electric Co Ltd | 電圧設定回路及び電圧設定方法、並びにこれを用いた半導体集積回路装置 |
| CN105281747A (zh) * | 2014-05-29 | 2016-01-27 | 中国科学院沈阳自动化研究所 | 一种可输出修调结果的熔丝修调电路及其控制方法 |
| JP2017108114A (ja) * | 2015-12-09 | 2017-06-15 | 富士電機株式会社 | トリミング装置 |
| KR20240138023A (ko) | 2023-03-09 | 2024-09-20 | 에이블릭 가부시키가이샤 | 반도체 장치 |
-
1995
- 1995-01-20 JP JP7006836A patent/JPH08204582A/ja not_active Withdrawn
Cited By (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007242705A (ja) * | 2006-03-06 | 2007-09-20 | Sanyo Electric Co Ltd | マルチチップパッケージ |
| JP2008198817A (ja) * | 2007-02-14 | 2008-08-28 | Ricoh Co Ltd | 半導体装置およびそのトリミング方法 |
| US7715157B2 (en) | 2007-02-14 | 2010-05-11 | Ricoh Company, Ltd. | Semiconductor device and trimming method of the same |
| JP2008293206A (ja) * | 2007-05-23 | 2008-12-04 | Oki Electric Ind Co Ltd | 半導体集積回路装置 |
| JP2009076135A (ja) * | 2007-09-20 | 2009-04-09 | Ricoh Co Ltd | メモリ制御回路及び半導体装置 |
| JP2009283507A (ja) * | 2008-05-19 | 2009-12-03 | Mitsumi Electric Co Ltd | 電圧設定回路及び電圧設定方法、並びに二次電池用保護回路及び半導体集積回路装置 |
| JP2009283505A (ja) * | 2008-05-19 | 2009-12-03 | Mitsumi Electric Co Ltd | 電圧設定回路及び電圧設定方法、並びにこれを用いた半導体集積回路装置 |
| CN105281747A (zh) * | 2014-05-29 | 2016-01-27 | 中国科学院沈阳自动化研究所 | 一种可输出修调结果的熔丝修调电路及其控制方法 |
| CN105281747B (zh) * | 2014-05-29 | 2018-07-03 | 中国科学院沈阳自动化研究所 | 一种可输出修调结果的熔丝修调电路及其控制方法 |
| JP2017108114A (ja) * | 2015-12-09 | 2017-06-15 | 富士電機株式会社 | トリミング装置 |
| KR20240138023A (ko) | 2023-03-09 | 2024-09-20 | 에이블릭 가부시키가이샤 | 반도체 장치 |
| US12519487B2 (en) | 2023-03-09 | 2026-01-06 | Ablic Inc. | Semiconductor device |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20020402 |