JPH0567955A - 入力回路 - Google Patents
入力回路Info
- Publication number
- JPH0567955A JPH0567955A JP3255750A JP25575091A JPH0567955A JP H0567955 A JPH0567955 A JP H0567955A JP 3255750 A JP3255750 A JP 3255750A JP 25575091 A JP25575091 A JP 25575091A JP H0567955 A JPH0567955 A JP H0567955A
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- JP
- Japan
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- circuit
- input
- output
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- Pending
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Abstract
(57)【要約】
【目的】 ディジタル入力回路の４モード切り換えを入
力ピン１ピンを用いて簡単な回路で行う。 【構成】 モード切り換え用入力信号を入力する入力端
子１と半導体集積回路内部で別の目的のために用いられ
る入力信号を入力する入力端子２の信号を入力して、Ｄ
フリップフロップ回路３及び４と論理回路５〜１２を用
いて４モードの切り換えを出力端子１３〜１６にて選択
する。
力ピン１ピンを用いて簡単な回路で行う。 【構成】 モード切り換え用入力信号を入力する入力端
子１と半導体集積回路内部で別の目的のために用いられ
る入力信号を入力する入力端子２の信号を入力して、Ｄ
フリップフロップ回路３及び４と論理回路５〜１２を用
いて４モードの切り換えを出力端子１３〜１６にて選択
する。
Description
【０００１】
【産業上の利用分野】この発明は入力回路に関し、特に
半導体集積回路のディジタル入力回路のモード切り換え
を、簡単な回路構成で入力ピン１ピンを用いて行うこと
に関するものである。
半導体集積回路のディジタル入力回路のモード切り換え
を、簡単な回路構成で入力ピン１ピンを用いて行うこと
に関するものである。
【０００２】
【従来の技術】図２は、入力を２ピンで行い、デコード
回路を用いた従来の入力回路構成を示した図であり、図
において、１及び１７は入力端子、１３，１４，１５，
１６は出力端子、１８はデコード回路である。
回路を用いた従来の入力回路構成を示した図であり、図
において、１及び１７は入力端子、１３，１４，１５，
１６は出力端子、１８はデコード回路である。
【０００３】図３は入力を１ピンで行う、４レベル検出
回路を用いた従来の入力回路構成を示した図であり、図
において、１は入力端子、１３，１４，１５，１６は出
力端子、１９はコンパレート回路を用いた４レベル検出
回路である。
回路を用いた従来の入力回路構成を示した図であり、図
において、１は入力端子、１３，１４，１５，１６は出
力端子、１９はコンパレート回路を用いた４レベル検出
回路である。
【０００４】次に動作について説明する。図２に示す２
ピンを用いる入力回路の場合は、データは入力端子１及
び１７より入力され、デコード回路１８により４モード
に切り換えられ、出力端子１３，１４，１５，１６より
出力される。
ピンを用いる入力回路の場合は、データは入力端子１及
び１７より入力され、デコード回路１８により４モード
に切り換えられ、出力端子１３，１４，１５，１６より
出力される。
【０００５】図３に示す１ピンを用いる入力回路の場合
は、データは入力端子１より入力され、コンパレート回
路を用いた４レベル検出回路１９により４モードに切り
換えられ、出力端子１３，１４，１５，１６より出力さ
れる。
は、データは入力端子１より入力され、コンパレート回
路を用いた４レベル検出回路１９により４モードに切り
換えられ、出力端子１３，１４，１５，１６より出力さ
れる。
【０００６】
【発明が解決しようとする課題】従来の入力回路は以上
のように構成されているので、２値のデータを４モード
に切り換えるために、入力を２ピンで行うとピン数が多
くなり、また、入力を１ピンで行うと４レベル検出回路
を設ける必要があるので回路が複雑となり、トランジス
タ数が多くなる，アナログ回路も用いなければならない
などの問題点があった。
のように構成されているので、２値のデータを４モード
に切り換えるために、入力を２ピンで行うとピン数が多
くなり、また、入力を１ピンで行うと４レベル検出回路
を設ける必要があるので回路が複雑となり、トランジス
タ数が多くなる，アナログ回路も用いなければならない
などの問題点があった。
【０００７】この発明は上記のような問題点を解消する
ためになされたもので、ディジタル入力回路の４モード
切り換えを１ピンを用いて簡単な回路で行うことのでき
る入力回路を得ることを目的とする。
ためになされたもので、ディジタル入力回路の４モード
切り換えを１ピンを用いて簡単な回路で行うことのでき
る入力回路を得ることを目的とする。
【０００８】
【課題を解決するための手段】この発明に係る入力回路
は、４モードの切り換えのための専用制御入力信号と、
他の回路の制御入力信号あるいはその反転入力信号とを
受けて動作する第１，第２のＤフリップフロップ回路
と、これら２つのＤフリップフロップ回路の出力信号を
受けて４つの出力のうちの１つを選択し、これのみに信
号を出力する論理回路とを備えたものである。
は、４モードの切り換えのための専用制御入力信号と、
他の回路の制御入力信号あるいはその反転入力信号とを
受けて動作する第１，第２のＤフリップフロップ回路
と、これら２つのＤフリップフロップ回路の出力信号を
受けて４つの出力のうちの１つを選択し、これのみに信
号を出力する論理回路とを備えたものである。
【０００９】
【作用】この発明における入力回路は、半導体集積回路
内部に使用する入力信号およびその反転信号と、４モー
ドを切り換えるための入力信号とを受けて動作する２つ
のＤフリップフロップ回路と、論理回路とを組み合わせ
たので、回路構成を簡単にでき、また、４モードの切り
換えが入力ピン１ピンで行える。
内部に使用する入力信号およびその反転信号と、４モー
ドを切り換えるための入力信号とを受けて動作する２つ
のＤフリップフロップ回路と、論理回路とを組み合わせ
たので、回路構成を簡単にでき、また、４モードの切り
換えが入力ピン１ピンで行える。
【００１０】
【実施例】以下、この発明の一実施例を図について説明
する。図１はこの発明の一実施例による入力回路を示し
たブロック図であり、図において、１はモード切り換え
用信号を入力する入力端子、２は半導体集積回路内部で
別の目的のために使用される入力信号を入力する入力端
子、３は入力端子１及び２の出力を入力とするＤフリッ
プフロップ回路、４は入力端子１及び否定論理回路５の
出力を入力とするＤフリップフロップ回路である。
する。図１はこの発明の一実施例による入力回路を示し
たブロック図であり、図において、１はモード切り換え
用信号を入力する入力端子、２は半導体集積回路内部で
別の目的のために使用される入力信号を入力する入力端
子、３は入力端子１及び２の出力を入力とするＤフリッ
プフロップ回路、４は入力端子１及び否定論理回路５の
出力を入力とするＤフリップフロップ回路である。
【００１１】６はＤフリップフロップ回路４の出力を入
力とする否定回路、７はＤフリップフロップ回路３と否
定論理回路６の出力を入力とする論理積回路、８はＤフ
リップフロップ回路３と否定論理回路６の出力を入力と
する否定論理和回路、９はＤフリップフロップ回路３の
出力を入力とする否定論理回路、１０は論理積回路７と
否定論理和回路８の出力を入力とする論理和回路、１１
はＤフリップフロップ回路３と論理和回路１０の出力を
入力とする否定論理和回路、１２は否定論理回路９と論
理和回路１０の出力を入力とする否定論理和回路、１
３，１４，１５，１６はそれぞれ論理回路１１，１２，
８，７からの信号を受けて出力する出力端子である。
力とする否定回路、７はＤフリップフロップ回路３と否
定論理回路６の出力を入力とする論理積回路、８はＤフ
リップフロップ回路３と否定論理回路６の出力を入力と
する否定論理和回路、９はＤフリップフロップ回路３の
出力を入力とする否定論理回路、１０は論理積回路７と
否定論理和回路８の出力を入力とする論理和回路、１１
はＤフリップフロップ回路３と論理和回路１０の出力を
入力とする否定論理和回路、１２は否定論理回路９と論
理和回路１０の出力を入力とする否定論理和回路、１
３，１４，１５，１６はそれぞれ論理回路１１，１２，
８，７からの信号を受けて出力する出力端子である。
【００１２】次に動作について説明する。図４はこの発
明の一実施例による入力回路のタイムチャート図であ
り、図において、入力１，２はそれぞれ入力端子１，２
に入力される信号波形、出力１３，１４，１５，１６は
それぞれ出力端子１３，１４，１５，１６から出力され
る信号波形を示している。
明の一実施例による入力回路のタイムチャート図であ
り、図において、入力１，２はそれぞれ入力端子１，２
に入力される信号波形、出力１３，１４，１５，１６は
それぞれ出力端子１３，１４，１５，１６から出力され
る信号波形を示している。
【００１３】入力端子１にローレベルを入力した場合、
Ｄフリップフロップ回路３には入力２が、Ｄフリップフ
ロップ回路４には否定論理回路５により反転された入力
２が入力され、Ｄフリップフロップ回路３，４は、とも
にローレベルを出力する。Ｄフリップフロップ回路４よ
り出力されたローレベルは否定論理回路６により反転さ
れハイレベルとなり、Ｄフリップフロップ回路３より出
力されたローレベルと論理積回路７に入力され、論理積
回路７はローレベルを出力し、入力端子１６はローレベ
ルとなる。
Ｄフリップフロップ回路３には入力２が、Ｄフリップフ
ロップ回路４には否定論理回路５により反転された入力
２が入力され、Ｄフリップフロップ回路３，４は、とも
にローレベルを出力する。Ｄフリップフロップ回路４よ
り出力されたローレベルは否定論理回路６により反転さ
れハイレベルとなり、Ｄフリップフロップ回路３より出
力されたローレベルと論理積回路７に入力され、論理積
回路７はローレベルを出力し、入力端子１６はローレベ
ルとなる。
【００１４】否定論理和回路８にはＤフリップフロップ
回路３より出力されたローレベルと否定論理回路６より
出力されたハイレベルが入力され、否定論理和回路８は
ローレベルを出力し、入力端子１５はローレベルとな
る。
回路３より出力されたローレベルと否定論理回路６より
出力されたハイレベルが入力され、否定論理和回路８は
ローレベルを出力し、入力端子１５はローレベルとな
る。
【００１５】論理和回路１０には論理積回路７より出力
されたローレベルと否定論理和回路８より出力されたロ
ーレベルが入力され、論理和回路１０はローレベルを出
力する。否定論理回路９にはＤフリップフロップ回路３
より出力されたローレベルが入力され、否定論理回路９
はハイレベルを出力する。否定論理和回路１２には論理
和回路１０よりシフトされたローレベルと否定論理回路
９より出力されたハイレベルが入力され、否定論理和回
路１２はローレベルを出力し、出力端子１４はローレベ
ルとなる。
されたローレベルと否定論理和回路８より出力されたロ
ーレベルが入力され、論理和回路１０はローレベルを出
力する。否定論理回路９にはＤフリップフロップ回路３
より出力されたローレベルが入力され、否定論理回路９
はハイレベルを出力する。否定論理和回路１２には論理
和回路１０よりシフトされたローレベルと否定論理回路
９より出力されたハイレベルが入力され、否定論理和回
路１２はローレベルを出力し、出力端子１４はローレベ
ルとなる。
【００１６】否定論理和回路１１には論理和回路１０よ
り出力されたローレベルとＤフリップフロップ回路３よ
り出力されたローレベルが入力され、否定論理和回路１
１はハイレベルを出力して出力端子１３はハイレベルと
なる。
り出力されたローレベルとＤフリップフロップ回路３よ
り出力されたローレベルが入力され、否定論理和回路１
１はハイレベルを出力して出力端子１３はハイレベルと
なる。
【００１７】以上のように、入力端子１にローレベル，
入力端子２に半導体集積回路内部で別の目的のために使
用される入力２を入力した場合には、４つの出力端子の
うち出力端子１３のみがハイレベルとなり、これが選択
される。
入力端子２に半導体集積回路内部で別の目的のために使
用される入力２を入力した場合には、４つの出力端子の
うち出力端子１３のみがハイレベルとなり、これが選択
される。
【００１８】同様に、入力端子１にハイレベル，入力端
子２に入力２を入力した場合には、出力端子１４のみが
ハイレベルとなり、これが選択される。
子２に入力２を入力した場合には、出力端子１４のみが
ハイレベルとなり、これが選択される。
【００１９】次に、入力端子１に入力端子２と同相の波
形を入力し、入力端子１の位相が入力端子２の位相より
も少し遅れた場合、Ｄフリップフロップ回路３はローレ
ベルを出力し、Ｄフリップフロップ回路４はハイレベル
を出力する。Ｄフリップフロップ回路４より出力された
ハイレベルは否定論理回路６により反転され、ハイレベ
ルとなり、Ｄフリップフロップ回路３より出力されたロ
ーレベルとともに論理積回路７に入力され、論理積回路
７はローレベルを出力して出力端子１６はローレベルと
なる。
形を入力し、入力端子１の位相が入力端子２の位相より
も少し遅れた場合、Ｄフリップフロップ回路３はローレ
ベルを出力し、Ｄフリップフロップ回路４はハイレベル
を出力する。Ｄフリップフロップ回路４より出力された
ハイレベルは否定論理回路６により反転され、ハイレベ
ルとなり、Ｄフリップフロップ回路３より出力されたロ
ーレベルとともに論理積回路７に入力され、論理積回路
７はローレベルを出力して出力端子１６はローレベルと
なる。
【００２０】否定論理和回路８にはＤフリップフロップ
回路３より出力されたローレベルと否定論理回路６より
出力されたローレベルが入力し、否定論理和回路８はハ
イレベルを出力して出力端子１５はハイレベルとなる。
回路３より出力されたローレベルと否定論理回路６より
出力されたローレベルが入力し、否定論理和回路８はハ
イレベルを出力して出力端子１５はハイレベルとなる。
【００２１】論理和回路１０には論理積回路７より出力
されたローレベルと否定論理和回路８より出力されたハ
イレベルが入力し、論理和回路１０はハイレベルを出力
する。否定論理回路９にはＤフリップフロップ回路３よ
り出力されたローレベルが入力し、反転して否定論理回
路９はハイレベルを出力する。否定論理和回路１２には
論理和回路１０より出力されたハイレベルと否定論理回
路９より出力されたハイレベルが入力し、否定論理和回
路１２はローレベルを出力して出力端子１４はローレベ
ルとなる。
されたローレベルと否定論理和回路８より出力されたハ
イレベルが入力し、論理和回路１０はハイレベルを出力
する。否定論理回路９にはＤフリップフロップ回路３よ
り出力されたローレベルが入力し、反転して否定論理回
路９はハイレベルを出力する。否定論理和回路１２には
論理和回路１０より出力されたハイレベルと否定論理回
路９より出力されたハイレベルが入力し、否定論理和回
路１２はローレベルを出力して出力端子１４はローレベ
ルとなる。
【００２２】否定論理和回路１１には論理和回路１０よ
り出力されたハイレベルとＤフリップフロップ回路３よ
り出力されたローレベルが入力し、否定論理和回路１１
はローレベルを出力して出力端子１３はローレベルとな
る。
り出力されたハイレベルとＤフリップフロップ回路３よ
り出力されたローレベルが入力し、否定論理和回路１１
はローレベルを出力して出力端子１３はローレベルとな
る。
【００２３】以上のように、入力端子１に入力端子２と
同相の波形を入力し、入力端子１の位相が少し遅れた場
合には、４つの出力端子のうち出力端子１５のみがハイ
レベルとなり、これが選択される。
同相の波形を入力し、入力端子１の位相が少し遅れた場
合には、４つの出力端子のうち出力端子１５のみがハイ
レベルとなり、これが選択される。
【００２４】同様に、入力端子１に入力端子２と逆相の
波形を入力し、入力端子１の位相が少し遅れた場合に
は、出力端子１６のみがハイレベルとなり、これが選択
される。
波形を入力し、入力端子１の位相が少し遅れた場合に
は、出力端子１６のみがハイレベルとなり、これが選択
される。
【００２５】このように、入力２、つまり、半導体集積
回路内部の信号を利用することにより、入力ピンは入力
端子１の１ピンのみで容易に４モードの切り換えをする
ことができる。
回路内部の信号を利用することにより、入力ピンは入力
端子１の１ピンのみで容易に４モードの切り換えをする
ことができる。
【００２６】
【発明の効果】以上のように、この発明に係る入力回路
によれば、モード切り換え用信号と、半導体集積回路内
部で別の目的のために使用する入力端子の信号を用い、
これら２つの入力信号を受けて動作する２つのＤフリッ
プフロップ回路および論理回路とで出力モードを出力さ
せるようにしたので、モード切り換え用入力ピン１ピン
のみで、４モードの切り換えが行え、その回路も簡単な
回路構成で実現できるという効果がある。
によれば、モード切り換え用信号と、半導体集積回路内
部で別の目的のために使用する入力端子の信号を用い、
これら２つの入力信号を受けて動作する２つのＤフリッ
プフロップ回路および論理回路とで出力モードを出力さ
せるようにしたので、モード切り換え用入力ピン１ピン
のみで、４モードの切り換えが行え、その回路も簡単な
回路構成で実現できるという効果がある。
【図１】この発明の一実施例による入力回路を示したブ
ロック図である。
ロック図である。
【図２】デコード回路を用いた従来の入力回路構成を示
した図である。
した図である。
【図３】４レベル検出回路を用いた従来の入力回路構成
を示した図である。
を示した図である。
【図４】この発明の一実施例による入力回路のタイムタ
チャート図である。
チャート図である。
１ 入力端子 ２ 入力端子 ３ Ｄフリップフロップ回路 ４ Ｄフリップフロップ回路 ５ 否定論理回路 ６ 否定論理回路 ７ 論理積回路 ８ 否定論理和回路 ９ 否定論理回路 １０ 論理和回路 １１ 否定論理和回路 １２ 否定論理和回路 １３ 出力端子 １４ 出力端子 １５ 出力端子 １６ 出力端子 １７ デコード回路 １８ ４レベル検出回路
Claims (1)
- 【請求項１】 ４モード切り換えを行うディジタル入力
回路において、 それぞれ専用制御入力信号と、他の回路の制御入力信号
又はその反転入力信号とを受けて動作する第１及び第２
のＤフリップフロップ回路と、 上記第１及び第２のＤフリップフロップ回路の出力信号
を受けて４つの出力のうちの１つを選択し、該出力のみ
に信号を出力する論理回路とを備えた入力回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3255750A JPH0567955A (ja) | 1991-09-05 | 1991-09-05 | 入力回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3255750A JPH0567955A (ja) | 1991-09-05 | 1991-09-05 | 入力回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0567955A true JPH0567955A (ja) | 1993-03-19 |
Family
ID=17283112
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3255750A Pending JPH0567955A (ja) | 1991-09-05 | 1991-09-05 | 入力回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0567955A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20150063502A (ko) | 2012-12-27 | 2015-06-09 | 가부시키가이샤 소딕 | 와이어 가이드, 와이어 가이드 조립품, 및 와이어 방전 가공 장치 |
-
1991
- 1991-09-05 JP JP3255750A patent/JPH0567955A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20150063502A (ko) | 2012-12-27 | 2015-06-09 | 가부시키가이샤 소딕 | 와이어 가이드, 와이어 가이드 조립품, 및 와이어 방전 가공 장치 |
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