JPH0568040B2 - - Google Patents

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JPH0568040B2
JPH0568040B2 JP58166635A JP16663583A JPH0568040B2 JP H0568040 B2 JPH0568040 B2 JP H0568040B2 JP 58166635 A JP58166635 A JP 58166635A JP 16663583 A JP16663583 A JP 16663583A JP H0568040 B2 JPH0568040 B2 JP H0568040B2
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JP
Japan
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mosfet
address decoder
transmission gate
decoder circuit
gate
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Tetsuo Matsumoto
Kazuhiko Kajitani
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Hitachi Ltd
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Hitachi Ltd
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    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
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  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Dram (AREA)
  • Static Random-Access Memory (AREA)

Description

【発明の詳細な説明】 〔技術分野〕 この発明は、半導体記憶装置に関するもので、
例えば、約256Kビツトのような大記憶容量のダ
イナミツク型RAM（ランダム・アクセス・メモ
リ）に有効な技術に関するものである。
〔技術背景〕
本願発明者等においては、この発明に先立つて
第１図に示すようなアドレスデコーダ回路を既に
開発した。このアドレスデコーダ回路は、ワード
線選択タイミング信号φxから４つのワード線選
択タイミング信号φx００〜φx１１をワード線に
伝える第２のアドレスデコーダ回路DCR２とに
より構成される。したがつて、256Kビツトのよ
うな大記憶容量のダイナミツク型RAMでは、
256本のワード線を選択するためには、第１のア
ドレスデコーダ回路DCR１が４個、第２のアド
レスデコーダ回路DCR２が64個も必要となる。
〔発明の目的〕
この発明の目的は、回路の簡素化を図つた半導
体記憶装置を提供することにある。
この発明の前記ならびにその他の目的と新規な
特徴は、この明細書の記述および添付図面から明
らかになるであろう。
〔発明の概要〕
本願において開示される発明のうち代表的なも
のの概要を簡単に説明すれば、下記の通りであ
る。すなわち、複数の選択タイミング信号を選択
する第１のアドレスデコーダと、上記ワード線選
択タイミング信号を複数のワード線又はカラムス
イツチ回路に対して選択する第２のアドレスデコ
ーダと、上記複数のワード線又はカラムスイツチ
回路のうち１つを選択する第３のアドレスデコー
ダとによりメモリセルのアドレツシングを行うこ
とによつて、アドレスデコーダ回路の数を削減す
るものである。
〔実施例〕
第２図には、この発明の一実施例のロウアドレ
スデコーダ回路の回路図が示されている。特に制
限されないが、この実施例のアドレスデコーダ回
路は、約256Kビツトの記憶容量を持つダイナミ
ツク型RAMに使用される。この実施例の各回路
素子は、公知のMOS集積回路の製造技術によつ
て単結晶シリコンのような半導体基板上において
形成される。以下の説明において、特に説明しな
い場合、MOSFETはｎチヤンネル型の
MOSFET（絶縁ゲート型電界効果トランジスタ）
である。
ワード線タイミング発生回路（図示せず）によ
つて形成されたワード線選択タイミング信号φx
は、伝送ゲートMOSFETQ１〜Ｑ４を通すこと
によつて、特に制限されないが、４つのワード線
選択タイミング信号φx００〜φx１１に変換され
る。第１のアドレスデコーダ回路DCR１は、上
記４個の伝送ゲートMOSFETQ１〜Ｑ４を選択
するものであり、特に制限されないが、２ビツト
の相補アドレス信号ａ０，０及びａ１，１が
所定の組合せにより供給される合計４個のノア
（NOR１〜NOR４）ゲート回路により構成され
る。
上記４個のワード線選択タイミング信号φx０
０〜φx１１は、伝送ゲートMOSFETQ５〜Ｑ８
及び伝送ゲートMOSFETQ１３〜Ｑ１６を介し
てワード線Ｗ０〜Ｗ７に供給される。上記伝送ゲ
ートMOSFETQ５とＱ１３とは、同じワード線
選択タイミング信号φx００に対して設けられる。
以下同様にしてMOSFETQ６とＱ１４，
MOSFETQ７とＱ１５及びMOSFETQ８とＱ１
６とは、それぞれワード線選択タイミング信号
φx０１〜φx１１に対して設けられる。
これらの伝送ゲートMOSFETQ５〜Ｑ８及び
伝送ゲートMOSFETQ１３〜Ｑ１６は、次の２
種類（第２及び第３）のアドレスデコーダ回路
DCR２，DCR３によつて選択される。
すなわち、上記伝送ゲートMOSFETQ５〜Ｑ
８及び伝送ゲートMOSFETQ１３〜Ｑ１６のゲ
ートは、伝送ゲートMOSFETQ９〜Ｑ１２及び
伝送ゲートMOSFETQ１７〜Ｑ２０を介して第
２のアドレスデコーダ回路DCR２の出力端子に
共通に接続される。特に制限されないが、第２の
アドレスデコーダ回路DCR２は、ノアゲート回
路により構成され、256本のワード線に対して合
計32個により構成される。同図では、代表として
１個のノアゲート回路NOR５のみが示されてい
る。特に制限されないが、これらのノアゲート回
路には、５ビツトからなる相補アドレス信号ａ
２，２〜ａ６，６が所定の組合せによりそれ
ぞれ供給される。
また、上記伝送ゲートMOSFETQ５〜Ｑ８及
び伝送ゲートMOSFETQ１３〜Ｑ１６のゲート
と回路の接地電位点との間には、リセツト用の
MOSFETQ２１〜Ｑ２８がそれぞれ設けられる。
上記伝送ゲートMOSFETQ９〜Ｑ１２のゲー
トは共通化され、第３のアドレスデコーダ回路
DCR３を構成する一方のアドレスデコーダ回路
Ｇ１の出力信号が供給される。また、上記伝送ゲ
ートMOSFETQ１７〜Ｑ２０のゲートは共通化
され、第３のアドレスデコーダ回路DCR３を構
成する他方のアドレスデコーダ回路Ｇ２の出力信
号が供給される。
上記一方のアドレスデコーダ回路Ｇ１は、１ビ
ツトの相補アドレス信号ａ７，７を受けるプツ
シユプルMOSFETQ２９，３０により構成され
る。また、電源電圧側MOSFETQ２９には、プ
リチヤージ信号ｐを受けるプリチヤージ
MOSFETQ３１が並列形態に設けられる。また、
入力アドレス信号に対して反転信号とされ、上記
回路の接地電位側MOSFETQ３０のゲートに供
給されたアドレス信号７は、上記リセツト用
MOSFETQ２１〜Ｑ２４のゲートに共通に供給
される。
他方のアドレスデコーダ回路Ｇ２は、上記相補
アドレス信号ａ７，７が上記アドレスデコーダ
回路Ｇ１とは対称的に供給される。したがつて、
リセツト用MOSFETQ２５〜Ｑ２８のゲートに
は、非反転アドレス信号ａ７が共通に供給され
る。
なお、第２のアドレスデコーダ回路DCR２を
構成する残り31個のノアゲート回路における上記
伝送ゲートMOSFETQ９〜Ｑ１２及び伝送ゲー
トMOSFETQ１７〜Ｑ２０と類似の伝送ゲート
MOSFETのゲートには、上記第３のアドレスデ
コーダ回路DCR３の出力信号がそれぞれ共通に
供給される。また、上記リセツト用MOSFETQ
２１〜Ｑ２４及びリセツト用MOSFETQ２５〜
Ｑ２８と類似のリセツト用MOSFETのゲートに
は、上記相補アドレス信号ａ７及び７がそれぞ
れ共通に供給される。
次に、この実施例回路のワード線選択動作を説
明する。
プリチヤージ期間においては、第１及び第２の
アドレスデコーダ回路DCR１，DCR２の出力信
号はハイレベルになつている。したがつて、上記
伝送ゲートMOSFETQ１〜Ｑ４は全てオン状態
になつている。また、第３のアドレスデコーダ回
路DCR３は、プリチヤージ信号ｐがハイレベ
ルになつているので、MOSFETQ３１及びＱ３
２がオン状態となつて上記伝送ゲート
MOSFETQ９〜Ｑ１２及び伝送ゲート
MOSFETQ１７〜Ｑ２０をオン状態にしている。
これにより、第２のアドレスデコーダ回路DCR
２のハイレベルが伝送ゲートMOSFETQ５〜Ｑ
８及び伝送ゲートMOSFETQ１３〜Ｑ１６のゲ
ートに伝えられるので、これらのMOSFETも全
てオン状態になつている。
チツプ選択状態によつて、アドレスバツフア回
路が動作して相補アドレス信号ａ０，０〜ａ
７，７が供給されると、第１のアドレスデコー
ダ回路DCR１により、１つの伝送ゲート
MOSFET（例えばＱ１）のみがオン状態を保持
して残り３個のMOSFET（Ｑ２〜Ｑ４）は、オ
フ状態になる。また、第２のアドレスデコーダ回
路DCR２も、１つのノアゲート回路（例えば
NOR５）の出力信号のみがハイレベルを保持し
て、残り31個のノアゲート回路の出力信号がロウ
レベルになる。
さらに、第３のアドレスデコーダ回路DCR３
のうち、例えば一方のゲート回路Ｇ１の出力信号
がハイレベルを保持するので、伝送ゲート
MOSFETQ９〜Ｑ１２がオン状態を保持する。
他方のゲート回路Ｇ２は、アドレス信号ａ７のハ
イレベルによりMOSFETQ３３がオン状態とな
つて、その出力信号をロウレベルにするので、上
記伝送ゲートMOSFETQ１７〜Ｑ２０をオフ状
態にするとともに、リセツト用MOSFETQ２５
〜Ｑ２８をオン状態とする。これらのリセツト用
MOSFETQ２５〜Ｑ２８のオン状態によつて、
伝送ゲートMOSFETQ１３〜Ｑ１６をオフ状態
にする。
そして、ワード線選択タイミング信号φxがハ
イレベルに立ち上がると、上記オン状態となつて
いるMOSFETQ１を通して４個のワード線選択
タイミング信号φx００〜φx１１のうちタイミン
グ信号φx００のみをハイレベルにする。これに
より、ワード線Ｗ０のみが選択状態にされワード
線タイミング信号φxに従つたハイレベルにされ
るものである。特に制限されないが、ワード線選
択タイミング信号φxがブートストラツプ電圧に
より昇圧された場合には、上記各伝送ゲート
MOSFETQ１，Ｑ５のゲート、基板間のプリチ
ヤージ動作を利用したセルフブートストラツプ作
用によつて、レベル損失なくワード線Ｗ０にワー
ド線選択タイミング信号φxが伝えられる。この
場合、MOSFETQ９は、MOSFETQ５のセルフ
ブートストラツプによるゲート電圧が第２のアド
レスデコーダ回路DCR２側に抜けてしまうのを
防止するカツトMOSFETとして作用するもので
ある。同様なカツトMOSFETは、第１のアドレ
スデコーダ回路DCR１に設けられる（図示せ
ず）。
なお、伝送ゲートMOSFETQ６〜Ｑ８もオン
状態となつているが、ワード線選択タイミング信
号φx０１〜φx１１がロウレベルであるのでワー
ド線Ｗ１〜Ｗ３をロウレベルの非選択状態とする
ものである。
〔効果〕 (1) アドレスデコーダ回路を３段に分割すること
によつて、アドレスデコーダ回路の数を削減で
きるという効果が得られる。ちなみに、256本
のワード線（データ線も同様）を選択するのに
必要なアドレスデコーダ回路の数は、第１のア
ドレスデコーダ回路DCR１が４個、第２のア
ドレスデコーダ回路DCR２が32個、第３のア
ドレスデコーダ回路DCR３が２個の合計38個
となり、第１図のアドレスデコーダ回路に比べ
て半減させることができるものである。
(2) 第３のアドレスデコーダ機能を第２のアドレ
スデコーダ回路の出力側に設けられるカツト
MOSFETを利用することによつて、言い換え
るならば、カツトMOSFETをアドレス選択用
の伝送ゲートMOSFETと併用することによつ
て、実質的なMOSFETの数を増加させること
なく上記(1)のようにアドレスデコーダの数の大
幅に削減できるという効果が得られる。
(3) 上記(1)，(2)により、アドレスデコーダ回路の
数が半減できるから、半導体記憶装置のチツプ
サイズの小型化を図ることができるという効果
が得られる。
(4) 上記(1)，(2)により、アドレスデコーダ回路の
数が半減できるから、その分消費電流も削減で
きるため、半導体記憶装置の低消費電力化を図
ることができるという効果が得られる。
以上本発明者によつてなされた発明を実施例に
基づき具体的に説明したが、この発明は上記実施
例に限定されるものではなく、その要旨を逸脱し
ない範囲で種々変更可能であることはいうまでも
ない。例えば、上記第２図の実施例において、第
３のアドレスデコーダ回路として、第１のアドレ
スデコーダ回路のように２ビツトのアドレス信号
を用いた場合には、第２のアドレスデコーダ回路
DCR２の数をさらに半減できるものとなる。
このように、３つのアドレスデコーダ回路のア
ドレス信号のビツト配分は、種々の実施形態を採
ることができるものである。また、データ線を選
択するカラムアドレスデコーダ回路に対しても同
様に適用できるものである。
さらに、上記各アドレスデコーダ回路は、Ｐチ
ヤンネルMOSFETとＮチヤンネルMOSFETと
からなる相補型MOS回路によつて構成するもの
であつてもよい。
〔利用分野〕
以上本発明者によつてなされた発明をその背景
となつた利用分野であるダイナミツク型RAMに
適用した場合ついて説明したが、それに限定され
るものではなく、例えば、スタテイツク型RAM
あるいはROM〔プログラマブルROM（リード・
オンリー・メモリ）を含む〕にあつても、同様に
適用できるものである。
【図面の簡単な説明】
第１図は、本願発明者等においてこの発明に先
立つて既に開発されたアドレスデコーダの一例を
示す回路図、第２図は、この発明に係るアドレス
デコーダの一実施例を示す回路図である。 DCR１……第１のアドレスデコーダ回路、
DCR２……第２のアドレスデコーダ回路、DCR
３……アドレスデコーダ回路、NOR１〜NOR５
……ノアゲート回路、Ｇ１，Ｇ２……ゲート回
路。

Claims (1)

    【特許請求の範囲】
  1. １ ダイナミツク型メモリセルのアドレス選択用
    MOSFETのゲートが接続されるワード線の選択
    動作を行うロウ系選択回路であつて、電源電圧以
    上に昇圧されるワード線選択タイミング信号をそ
    れぞれ伝達する複数からなる第１の伝送ゲート
    MOSFETと、上記複数からなる第１の伝送ゲー
    トMOSFETのいずれか１つを選択状態にする第
    １のアドレスデコーダ回路と、上記第１の伝送ゲ
    ートMOSFETを通して出力される複数からなる
    ワード線選択タイミング信号をワード線に伝える
    第２の伝送ゲートMOSFETと、上記第２の伝送
    ゲートMOSFETの選択信号を形成する第２のア
    ドレスデコーダ回路と、上記第２の伝送ゲート
    MOSFETのゲートと第２のアドレスデコーダ回
    路の出力との間に設けられた第３の伝送ゲート
    MOSFETと、上記第２の伝送ゲートMOSFET
    のゲートと回路の接地電位との間に設けられたリ
    セツトMOSFETと、１ビツトのアドレス信号が
    割り当てられて上記第３の伝送ゲートMOSFET
    とリセツトMOSFETとを相補的にスイツチ制御
    する第３のアドレスデコーダ回路とを備え、上記
    第１、第２及び第３のアドレスデコーダ回路は、
    プリチヤージ期間においてハイレベルの出力信号
    を形成しておき、入力されたアドレス信号に対応
    して非選択とされる出力信号をロウレベルに引き
    抜く動作を行うものであることを特徴とする半導
    体記憶装置。
JP58166635A 1983-09-12 1983-09-12 半導体記憶装置 Granted JPS6059588A (ja)

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