JPH0568043A - 直列制御装置の検査装置 - Google Patents

Abstract

(57)【要約】 （修正有） 【目的】 メインコントローラ（ＭＣ）の入力データ送
信優先機能を保持した状態でその入力データ照合機能等
を簡単、正確かつ確実に検査する。 【構成】 ループ状に接続した複数ノードと同様な機能
を有し、ＭＣ１００の各種検査を行う検査装置２０であ
って、パソコン３０と、ＭＣ１００からの送信データを
受信して各種検査を行う受信機能とＭＣ１００への送信
機能とを有しパソコン３０に装填された拡張ボードＥＢ
から構成される。ＭＣ１００の入力データ照合機能検査
では、検査装置２０からパソコン３０で作成したデータ
内容の異なるデータフレーム信号を複数個連続して送出
しＭＣ１００の照合結果を受信すると共に、照合機能の
照合回数Ｎを可変して検査する。検査装置内でのデータ
読出しの際、複数個のデータフレーム信号の一通り送出
終了の際、設定回数の受信が未了のときは、設定回数の
受信終了迄無送信区間のデータを送信し続け中断のない
ようにした。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明はプレス、工作機械、建
設機械、船舶、航空機等の各種機械の集中管理システム
および無人搬送装置、無人倉庫等の集中管理システムに
採用して好適な直列制御装置に関し、特にメインコント
ローラおよび複数のノードを閉ループ状に直列接続し各
ノードにはそれぞれデータを出力する１乃至複数のセン
サ類とデータが入力される１乃至複数のアクチュエータ
類を接続するようにした直列制御装置において、前記メ
インコントローラの各種機能を検査するための直列制御
装置の検査装置に関する。

【０００２】

【従来の技術】プレス、工作機械、建設機械、船舶、航
空機、無人搬送装置、無人倉庫等を集中管理する場合、
装置各部の状態を検出する多数のセンサおよび装置各部
の状態を制御する多数のアクチュエータが必要となる。
このセンサおよびアクチュエータの数は例えばプレスを
考えた場合3000以上にも及び、他の装置においては更に
多数となるものもある。

【０００３】この種の装置を集中管理する集中管理シス
テムとして、図１９に示すような直列制御装置が本出願
人により既に出願されている。この直列制御装置の主な
特徴は、ノードを直列に接続する構成をとりながらも各
ノードにアドレスを割当てるという発想を捨て、各ノー
ドをその接続の順番によって識別するようにし、これに
よってアドレス処理を不要にするとともにアドレス処理
に伴う時間遅れを解消し、更にはノードの構成を大幅に
簡略化できるようにした点である。

【０００４】図１９の直列制御装置において、センサ群
１−１，１−２，…１−Ｎは機械の各部に配設され、機
械の各部の状態を検出するものである。アクチュエータ
群２−１，２−２，…２−Ｎは機械の各部に配設され、
機械の各部を駆動するものである。これらセンサ群１−
Ｎおよびアクチュエータ群２−Ｎはそれぞれノード１０
−Ｎ（Ｎ＝１〜Ｎ）に接続されており、これらノード１
０−１〜１０−Ｎはメインコントローラ１００を含んで
ループ状に直列接続されている。メインコントローラ１
００は接続された複数のノード１０−１〜１０−Ｎとの
データ授受制御を主に行うものである。ホストコントロ
ーラ２００はこのシステムが搭載される機械（プレスな
ど）を統括的に制御するものであり、メインコントロー
ラ１００の上位コントローラとなっている。また、ホス
トコントローラ２００は各ノードへ送信するデータをメ
インコントローラ１００へ送出すると共に、各ノードか
らの受信データをメインコントローラ１００を介して受
信する動作を行なう。

【０００５】図２０は、ノードの数Ｎを５とした場合の
当該システムで用いられるデータ信号のフレーム構成を
示すもので、このデータフレーム信号はメインコントロ
ーラ１００から送出され、ノード１０−１、１０−２、
……１０−Ｎを経由した後、メインコントローラ１００
に戻される。なお、同図（ａ）はメインコントローラ１
００から出力された直後のデータフレーム信号を、同図
（ｂ）、（ｃ）、（ｄ）、（ｅ）はノード１０−１、１
０−２、１０−３、１０−４から出力されるデータフレ
ーム信号を、同図（ｆ）はノード１０−５から出力され
る信号（Ｎ＝５の場合はメインコントローラ１００へ帰
還入力される信号）をそれぞれ示している。

【０００６】図２０のフレーム構成における各信号の内
容は以下のとおりである。

【０００７】ＳＴＩ；入力データ（センサデータ）ＤＩ
の先頭位置を示す第１のスタートコード ＤＩ ；入力データ（センサデータ） ＤＩq ；第ｑ番目のノードに接続されたセンサからの入
力データ ＳＴＯ；出力データ（アクチュエータ駆動データ）の先
頭位置を示す第２のスタートコード ＤＯ ；出力データ（アクチュエータ駆動データ） ＤＯq ；第ｑ番目のノードに接続されたアクチュエータ
への出力データ ＳＰ ；データ列の終端位置を示すストップコード ＣＲＣ；ＣＲＣチェックのためのＣＲＣコード ＥＲＲ；エラーの有無、エラー内容およびエラー位置を
示すコード、 図１９に示した各ノード１０−１〜１０−Ｎでは、図２
０（ｂ）〜（ｆ）に示すように、スタートコードＳＴＩ
とスタートコードＳＴＯの間に当該ノードに接続された
センサ１の検出データＤＩq を付加するとともに、スタ
ートコードＳＴＯの後から当該ノードに接続されたアク
チュエータ２への出力データＤＯq を抜き取るよう動作
する。

【０００８】したがって、このシステムでは、メインコ
ントローラ１００からノード１０−１に対して図２０
（ａ）に示すようなアクチュエータ制御データＤＯを含
むデータフレ−ム信号を送出すれば、このデータフレー
ム信号がノード１０−１→ノード１０−２→ノード１０
−３→ノード１０−４→１０−５へと順次伝播されるこ
とにより上記データフレ−ム信号中のアクチュエータ制
御データＤＯが該当するノードへ割り振られるととも
に、各ノードで得たセンサ群の検出データが同データフ
レ−ム信号中へ取り込まれる。この結果、上記データフ
レ−ム信号がメインコントローラ１００へ帰還されたと
きには、図２０（ｆ）に示すように、アクチュエータ制
御データＤＯは全てなくなり、センサ群の検出データが
同フレーム信号中に含まれることになる。

【０００９】かかる構成において、メインコントローラ
１００は前記送受信動作を自動的に実行するために主に
以下に列記する機能を有している。

【００１０】（１）データ長自動決定機能…電源立ち上
げ時に図２１に示すようにデータフレーム信号中のアク
チュエータ制御データＤＯを全てオフ状態にした（ＤＯ
の長さは考えられる全アクチュエータ数より長い）初期
フレーム信号をノードへ送出し、送信した初期フレーム
信号中のアクチュエータデータの長さｍと受信した初期
フレーム信号中のアクチュエータデータの長さＬ１（図
２２参照）との差（ｍ−Ｌ１）から出力点数（全アクチ
ュエータ数）を自動的に検出し、この検出値によって実
際に送るデータフレーム信号中のデータ長Ｌｄ（図２０
参照）を決定する。また、受信した初期フレーム信号中
のセンサデータの長さｌから入力点数（全センサ数）を
自動的に検出する。

【００１１】（２）サンプリングタイム自動決定機能…
前記受信した初期フレーム信号中のセンサデータの長さ
ｌから入力点数（全センサ数）を自動的に検出し、この
入力点数の検出値と前記検出した出力点数に応じてデー
タフレーム信号の送出周期Ｔ（サンプリングタイム）を
決定する（図２２参照）。 （３）入出力点数の複数回照合機能…上記初期フレーム
を所定周期で何回も送出し検出した入出力点数が連続し
て所定回数同じで始めて真の入出力点数として採用す
る。ただし、受信初期フレーム信号中に伝送エラーが発
生している場合は無視し、前記照合のときの回数に入れ
ない。

【００１２】（４）送信データフレーム信号作成機能…
前記初期フレーム信号の送出後、前記により（１）〜
（３）の機能を使ってデータ長Ｌｄおよびサンプリング
タイムＴが決定されると、ホストコントローラ２００か
ら送られてきたアクチュエータ制御データに基ずき前記
図２０に示したデータフレーム信号を自動的に形成し、
これをノードへ所定のサンプリング周期Ｔで送出する。

【００１３】（５）センサデータの複数回照合機能…前
記データフレーム信号を送出すると、ノードからセンサ
データを挿入したデータフレーム信号が送られてくるの
であるが、この受信したデータフレーム信号中のセンサ
データが連続して所定回数同じで始めて真のセンサデー
タとして採用する。ただし、受信データフレーム信号中
に伝送エラーが発生している場合は無視し、前記照合の
ときの回数に入れない。

【００１４】かかる機能を有するメインコントローラ１
００は図２４に示すように構成されている。

【００１５】すなわち、この場合メインコントローラ１
００は送信データフレーム信号を記憶するメモリと受信
データフレーム信号を記憶するメモリを送受信データメ
モリ１で共有している。すなわち、送受信データメモリ
１１はデュアルポートメモリ（ＤＰＭ）であり、一方の
ポートをホストコントローラ２００のバスに接続し、他
方のポートをメインコントローラ１００の送信装置１２
及び受信装置１３で共用するようにしており、この送受
信データメモリ１１にノードへの送信データとノードか
らの受信データが記憶される。これら送信データおよび
受信データはアドレスバスの最上位１ビットの指定を区
別することで送受信データメモリ１１の異なる記憶領域
に記憶されるようになっている。

【００１６】送信を行う場合、ホストコントローラ２０
０は所要のアクチュエータ駆動データを送受信データメ
モリ１１に記憶する。送信装置１２は、送受信データメ
モリ１１に記憶された送信データに基づきスタートコー
ドなどを付加することにより図２０に示したデータフレ
ーム信号を形成し、これをノードへ所定のサンプリング
周期Ｔで送信する。

【００１７】受信の場合は、ノードからの受信データフ
レーム信号を一旦受信装置１３内の受信メモリ１４に記
憶し、この記憶データに対し受信装置処理回路１５で前
述のセンサデータの複数回照合処理やエラーチェック処
理を加えた後、Ｓ／Ｐ変換器でシリアルパラレル変換を
行った後、送受信データメモリ１１に記憶する。

【００１８】なお、受信メモリ１４はデータ幅が１ビッ
トのメモリ、送受信データメモリ１１はデータ幅が８ビ
ットのメモリであり、受信メモリ１４の出力データをＳ
／Ｐ変換して送受信データメモリ１１に記憶するため、
受信メモリ１４のアドレスバスＡＢＲの下位３ビット分
のデータが１バイトに相当し、このため受信メモリ１４
の最下位から４ビット目が送受信データメモリ１１の最
下位ビットに相当する。

【００１９】かかる構成においては、送受信データメモ
リ１１の一方のポートをメインコントローラの送信側と
受信側とで共有しているために、データ送信タイミング
とデータ受信タイミングが重ならないように各ノードで
のデータ伝搬遅延時間を考慮してデータ送出間隔（サン
プリングタイム）を決定しているが、アクセスの衝突が
発生する場合に供えて、送信側（送受信データメモリ１
１からのデータ読み出し）のアクセスを受信側（送受信
データメモリ１１へのデータ書き込み）に対して優先す
るようにしている。

【００２０】すなわち、メモリ制御回路１７において
は、以下のような優先論理で回路が構成されている。

【００２１】・送受信データメモリ１１へのアクセスは
送信処理を優先とする。

【００２２】・受信処理の場合は送受信データメモリ１
１のデータバスの空きを確認した後送受信データメモリ
１１にアクセスする。

【００２３】・受信処理（送受信データメモリ１１への
書き込み）を行っているときに送信装置１２から割り込
み信号ＩＮＴ（送信のサンプリング周期Ｔに同期して送
受信データメモリ１１からデータを読み出す毎に割り込
み信号ＩＮＴが出力される）が入力されると、上記受信
処理を中止し、割り込み終了後最初からやり直す。

【００２４】ところで、かかるメインコントローラ１０
０の各種機能を故障発生時や出荷検査時等に検査するた
めの装置として、本発明者は平成２年１２月２８日付け
で「直列制御装置の検査装置」を出願した（特願平２ー
４０８７５６号）。

【００２５】この出願の発明によれば、図２５に示すよ
うに、検査装置２０をメインコントローラ１００に接続
し、この検査装置２０にメインコントローラ１００から
の送信データを受信する機能と、メインコントローラ１
００に対して任意のメインコントローラ１００の受信デ
ータを送信する機能などを搭載し、この部分で先の図１
９に示した直列制御装置の複数のノード１０−１〜１０
−Ｎで構成された部分を代用している。

【００２６】上記検査装置２０を用いた検査では、例え
ば検査装置２０からメインコントローラ１００の前述し
た各種機能をチェックする為のデータをメインコントロ
ーラ１００へ送出し、該データの受信によるメインコン
トローラ１００の出力を例えばホストコントローラ２０
０で調べることでメインコントローラ１００の各種受信
機能が正常に動作しているか否かを確認すると共に、ホ
ストコントローラ２００で適当なアクチュエータの制御
データを指定しこの指定によりメインコントローラ１０
０で形成したデータフレーム信号を検査装置２０で受信
しこの受信データがホストコントローラ２００での指定
データと一致しているか否かを確認することでメインコ
ントローラ１００の送信機能が正常に動作しているか否
かを検査する。

【００２７】例えば、上記メインコントローラ１００の
受信装置１３の受信処理回路１５で実行されるセンサデ
ータの複数回照合機能を検査するに当たっては、例えば
図２６に示すように、異なるセンサデータ内容を有する
複数のデータフレーム信号が連続して送出され、かつこ
れら複数のデータフレーム信号から成る１グループのデ
ータフレーム信号が繰り返し送出されるようパソコン３
０によって検査装置２０からの送信データを適宜設定す
る。ただし、上記複数のデータフレーム信号は入出力点
数が同じになるように設定する。また、上記複数のデー
タフレーム信号中には上記エラー発生の場合の機能を検
査するために、エラーが発生されるようなデータを適宜
混入しておく。

【００２８】メインコントローラ１００では、受信され
たデータフレーム信号中のセンサデータをホストコント
ローラ２００に伝送するようにしており、データフレー
ム信号中のセンサデータはホストコントローラ２００で
観測することができる。

【００２９】したがって、検査装置２０の送信側から送
出された前記データフレーム信号をメインコントローラ
１００で受信させ、ホストコントローラ２００でセンサ
データを見ながら上記複数回照合機能の照合回数の設定
値Ｎを適宜変更する（メインコントローラに付設された
スイッチを操作することでＮが変更される）ことにより
センサデータの複数回照合機能が正常に動作しているか
否かを確認する。

【００３０】例えば、図２６に示すような異なるデータ
内容を持つセンサデータを含む複数のデータフレーム信
号が連続して入力された場合、Ｎ＝０と設定すると（照
合しない）、下位３ビットＥ０〜Ｅ２は０あるいは１に
固定されず不定状態にありそれ以外のビットが０に固定
されているとき上記センサデータの複数回照合機能が正
常に動作していると判断する。同様にＮ＝１と設定する
と最下位ビットＥ０が１に固定され、Ｅ１、Ｅ２ビット
が不定状態にあり、それ以外のビットが０に固定されて
いるとき上記センサデータの複数回照合機能が正常に動
作していると判断する。また、Ｎ＝３と設定すると、Ｅ
２ビットが１に固定され、Ｅ０、Ｅ１ビットがメインコ
ントローラ１００内の受信メモリ（受信データを記憶す
るメモリ）の初期値に固定され、それ以外のビットが０
に固定されているとき上記センサデータの複数回照合機
能が正常に動作していると判断する。

【００３１】このようにしてセンサデータの複数回照合
機能を検査する。

【００３２】

【発明が解決しようとする課題】ところで、上記検査装
置２０からデータをメインコントローラ１００に送信し
て該送信データに基ずくメインコントローラ１００の受
信処理内容をホストコントローラ２００で確認しようと
した場合、このときメインコントローラ１００の送信装
置１２も当然動作しているので送信装置１２はサンプリ
ングタイムＴに対応して定期的に送信動作を行おうとす
るため、検査装置２０から送信するデータの送信間隔を
適当に設定していたのでは、メインコントローラ１００
の送受信データメモリ１１のアクセスに衝突が発生する
可能性がある。そしてこの送受信データメモリ１１の片
側ポートは前述したようにメインコントローラ１００の
送信装置１２及び受信装置１３で共有しているために、
前述の送信側優先論理が組まれている。

【００３３】このため、前記検査装置２０を用いた検査
の際、受信処理（送受信データメモリ１１への書き込
み）の最中に送信側からの割り込みＩＮＴが発生して受
信処理が途中で途切れ、メインコントローラの検査が不
可能になることがあった。

【００３４】特に、前述のセンサデータの複数回照合機
能検査の際には、図２５に示すように、異なるセンサデ
ータ内容を有する複数のデータフレーム信号を連続して
送出しなくてはいけないために、途中でデータが途切れ
ると誤検査をしてしまうという問題があった。

【００３５】このため、従来においては、受信処理にか
かるメインコントローラ１００の検査を行う際には、メ
インコントローラ１００の送信側優先論理を変更し、送
受信データメモリ１１を受信装置１３のみが占有するメ
モリにして受信検査を行うようにしていた。

【００３６】しかしこのようなことでは、検査自体にも
問題があると共に、回路変更の手間がかかるという問題
があった。

【００３７】また、上記メインコントローラ１００の検
査の中に、図２４に示した受信メモリ１４のアドレスバ
スＡＢＲ、送受信データメモリ１１の送信装置１２及び
受信装置１３側のアドレスバスＡＢＭ、及び送受信デー
タメモリ１１のホストコントローラ２００側のアドレス
バスＡＢＰの検査があるが、この検査を簡単に行うため
に従来は検査装置２０から１バイト単位に全て同一のデ
ータを送り、送受信データメモリ１１の全記憶エリアに
バイト単位に全て同一のデータが書き込まれるよう各メ
モリのアドレスを更新し、その後この送受信データメモ
リ１１の全アドレスに同一データが書き込まれているか
否かをホストコントローラ２００で確認することにより
各メモリのアドレスバスＡＢＲ，ＡＢＭ及びＡＢＰが正
常であるか否かを検査するようにしていた。

【００３８】しかし、このような検査では、送受信メモ
リ１４のアドレスバスＡＢＲの一部にショートやオープ
ンなどの不良が発生しても、ホストコントローラ２００
で確認すると正常と判定されることがあり、不良品を検
出できないことがあった。

【００３９】この発明はこのような事情に鑑みてなされ
たもので、メインコントローラの入力データ照合機能及
びアドレスバス異常検出を簡単、正確かつ高速になし得
る直列制御装置の検査装置を提供することを目的とす
る。

【００４０】

【課題を解決するための手段及び作用】この発明では、
１乃至複数のセンサ及びアクチュエータを接続した複数
のノードをメインコントローラを含んでループ状に接続
し、前記メインコントローラは第１および第２の特殊コ
ードおよび前記アクチュエータへの出力データを含むデ
ータフレーム信号を所定周期で送出し、前記各ノードは
当該ノードに接続されたセンサからの入力データを前記
第１の特殊コードの後に付加し当該ノードに接続された
アクチュエータへの出力データを前記第２の特殊コード
の後から抜き取るようにするとともに、前記メインコン
トローラは前記複数のノードを介して受信したデータフ
レーム信号中の前記センサの入力データが連続してＮ回
一致したときに真の入力データとして採用する入力デー
タ照合機能を有し、さらに前記メインコントローラはデ
ータ受信中にデータ送信周期になるとデータ受信処理を
強制終了して処理をデータ送信処理に切り換えるデータ
送信優先機能を有する直列制御装置において、無送信区
間データを含む前記データフレーム信号の１周期分のデ
ータを複数種類記憶するメモリ手段と、このメモリ手段
の読出し開始アドレスをラッチする開始アドレスレジス
タと、前記メモリ手段の読出し終了アドレスをラッチす
る終了アドレスレジスタと、前記開始アドレスレジスタ
の出力が初期ロードされ、所定のクロック信号をカウン
トすることで前記初期ロードからのカウント動作を行な
い、このカウント出力を前記メモリ手段の読み出しアド
レスとして前記メモリ手段に出力する第１のカウンタ手
段と、この第１のカウンタ手段の出力と前記終了アドレ
スレジスタの出力を比較し、比較結果が一致する度に第
１の一致信号を出力する第１の比較手段と、前記メイン
コントローラからの受信フレームの個数をカウントする
第２のカウンタ手段と、同期処理用の受信フレームの個
数を設定する受信個数設定手段と、前記第２のカウンタ
手段の出力と前記受信個数設定手段の設定個数を比較
し、比較結果が一致する度に第２の一致信号を出力する
第２の比較手段と、前記メモリ手段の読み出しの際、複
数の異なる入力データ内容を持つデータフレーム信号が
連続して送信されるよう前記読み出し開始アドレスおよ
び読み出し終了アドレスを前記開始アドレスレジスタお
よび終了アドレスレジスタに設定する制御手段と、前記
メモリ手段の出力を前記メインコントローラに送信する
送信手段と、前記メモリ手段からの読みだしの際、前記
第１の比較手段から第１の一致信号が出力されたとき前
記第２の比較手段から第２の一致信号が出力されていな
い場合は前記第２の一致信号が出力されるまで所定の同
一アドレスのデータを前記メモリ手段から読みだすとと
もに、前記第２の一致信号が出力されると前記開始アド
レスからのデータ読みだしを再開させる第１の同期制御
手段と、前記前記第１の一致信号が出力されていない状
態のときに前記第２の一致信号が出力された場合、デー
タ読みだしを中断するとともに前記開始アドレスからの
データ読みだしを再開させる第２の同期制御手段とを有
する送信装置を具え、前記メインコントローラでの入力
データ照合結果を受信するとととともに、メインコント
ローラでの前記入力データ照合機能の照合回数Ｎを可変
しながら前記入力データ照合機能を検査するようにした
ことを特徴とする。

【００４１】かかる本発明によれば、メインコントロー
ラの入力データ照合機能の検査の際、検査装置からデー
タ内容の異なるデータフレーム信号を複数個連続してメ
インコントローラへ送出する。そして、前記メインコン
トローラでの入力データ照合結果を受信するとともに、
メインコントローラでの前記入力データ照合機能の照合
回数Ｎを可変しながら前記入力データ照合機能の検査を
行うのであるが、前記メモリ手段からのデータ読みだし
の際、複数個のデータフレーム信号の送出が１通り終了
した際、前記設定した回数個のデータフレーム信号の受
信が検査装置で終了していないときは、前記設定した回
数の受信が終了するまで例えば終了アドレスのデータを
送出することにより無送信区間のデータを送出し続け、
前記設定した回数の受信が終了した時点で前記送信動作
を最初のデータフレーム信号から再開する。従って検査
装置から送信されるデータが途中で途切れるといったこ
とがなくなり、前記入力データ照合機能の検査を誤検査
なく効率よくなし得る。

【００４２】なお、前記複数個のデータフレーム信号の
送信が終了する前に前記メインコントローラからの設定
個数の受信が終了した場合は、前記複数個のデータフレ
ーム信号の送信を最初から再開するようにして、万一の
データ中断に供えるようにしている。

【００４３】またこの発明では、受信したシリアルデー
タを記憶する受信メモリを有する受信手段と、この受信
メモリのシリアルデータをシリアル／パラレル変換する
シリアル／パラレル変換手段と、前記シリアル／パラレ
ル変換された受信データが書き込まれると共に記憶され
たパラレルデータの送信データが読み出される送受信メ
モリと、送受信メモリから読み出されたデータをシリア
ルデータに変換して送出する送信手段とを有するメイン
コントローラと、前記送受信メモリに記憶する送信デー
タを前記メインコントローラへ出力するとともに前記送
受信メモリに書き込まれた受信データが入力されるホス
トコントローラとを具え、前記受信メモリのアドレスバ
ス、前記送受信メモリのホストコントローラ側のアドレ
スバスおよび前記送受信メモリの前記送信手段及び受信
手段側のアドレスバスの異常を検査する直列制御装置の
検査装置において、前記メインコントローラの送信手段
の送信データを受信すると共に前記メインコントローラ
の受信メモリへデータを送信する検査手段をメインコン
トローラへ接続すると共に、前記ホストコントローラか
らメインコントローラの送受信メモリの全てのアドレス
に同一データを書き込み、そのデータをメインコントロ
ーラの送信手段を介して検査装置に送信し、前記検査手
段で送受信メモリの全アドレスに同一データが書き込ま
れたか否かを検査する第１の検査と、検査手段からメイ
ンコントローラの受信メモリを介して送受信メモリへ同
一データを送信する事により送受信メモリの全アドレス
に同一データを書き込み、正常な書き込みが行われてい
るか否かをホストコントローラで検査する第２の検査
と、送受信メモリのアドレスバス中の１ビットだけが他
のビットとは異なる出力状態となるようなアドレスに対
して全て異なるデータが記憶されるよう検査手段からメ
インコントローラへデータを送信し、それらの記憶が正
常に行われているか否かをホストコントローラで検査す
る第３の検査とを実行し、前記第１、第２及び第３の検
査の検査結果に基ずき前記受信メモリのアドレスバス、
前記送受信メモリのホストコントローラ側のアドレスバ
スおよび前記送受信メモリの前記送信手段及び受信手段
側のアドレスバスのいずれで異常が発生ているかを検査
する様にしている。

【００４４】かかる本発明の構成によれば、前記第１〜
段３の検査を行い、その正常・異常の関係から前記３つ
のアドレスバスのどこがショートまたはオープンしてい
るかを判定する。

【００４５】

【実施例】以下、この発明の実施例を添付図面にしたが
って詳細に説明する。

【００４６】図２はこの発明の実施例の全体構成を示す
ものであり、メインコントローラ１００の各種検査をす
る検査装置２０は、パーソナルコンピュータ（パソコ
ン）３０及びこのパソコン２０に装填される拡張ボード
ＥＢで構成されている。そして、この拡張ボードＥＢで
構成される部分にメインコントローラ１００からの送信
データを受信して各種検査を行う受信機能と、メインコ
ントローラ１００に対してメインコントローラ１００の
受信データを送信する送信機能とを搭載するようにして
いる。メインコントローラ１００の内部構成は先の図２
４に示した構成と同じである。

【００４７】図３は、検査装置２０におけるデータ受信
側の構成（メインコントローラ１００から送信するデー
タを受信する側）を示すものである。

【００４８】図３において、メインコントローラ１００
からの受信フレームは受信部６１で受信される。受信部
６１は、受信フレームを特殊コード検出部６２、シフト
レジスタ６７及びエラー検出部７７に入力するととも
に、受信フレーム信号からクロック信号ＣＫを形成し出
力する。

【００４９】特殊コード検出部６２は、図２０に示した
データフレーム信号中の第１スタートコードＳＴＩ、第
２スタートコードＳＴＯ、ストップコードＳＰなどを検
出し、第１スタートコード検出信号ＳＴＩ、第２スター
トコード検出信号ＳＴＯおよびストップコード検出信号
ＳＰを各回路に出力すると共に、データフレーム信号の
終端を検出し終端検出信号ＦＥを出力する。

【００５０】出力点数カウンタ６３は、第２スタートコ
ード検出信号ＳＴＯが入力されてからストップコード検
出信号ＳＰが入力されるまでのクロック信号ＣＫの個数
を計数することで図２０に示したデータフレーム信号中
のアクチュエータへの出力データＤＯのビット数を計数
して全アクチュエータ数（出力点数）を計数する。

【００５１】無送信区間検出カウンタ６４は、終端検出
信号ＦＥが入力されてから第１スタートコード検出信号
ＳＴＩが入力されるまでのクロック信号ＣＫの個数を計
数することでデータフレーム信号とデータフレーム信号
との間の無送信区間ｔ（図２３参照）を計測する。

【００５２】なお、これら出力点数カウンタ６３及び無
送信区間検出カウンタ６４の測定値は、パソコン３０の
指令によってデコーダ６０から出力されるアウトプット
イネーブル信号ＯＥ１及びＯＥ２を有効とすることによ
り、データバスＤＢを介してパソコン３０に入力される
ようになっている。

【００５３】シフトレジスタ６７はこの場合、８ビット
のシフトレジスタであり、受信部６１で受信されたシリ
アルデータとしてのフレーム信号を入力とし、このフレ
ーム信号をクロック信号ＣＫに同期してシフトする。比
較設定値レジスタ６５も８ビットで構成され、この比較
設定値レジスタ６５はパソコン３０の指令によるデコー
ダ６０の出力ＷＰが入力されたとき、データバスＤＢ上
のデータを書き込むよう動作する。

【００５４】比較回路６６は、シフトレジスタ６７の並
列出力（８ビット）と比較設定値レジスタ６５の設定デ
ータ（８ビット）とを比較し、８ビット中に１ビットで
も不一致のときに不一致信号ＥＸＳＵＭをＨにする。

【００５５】クロックイネーブル生成回路７４には、第
２スタートコード検出信号ＳＴＯ、ストップ信号検出信
号ＳＰ及びクロック信号ＣＫが入力され、ＳＴＯ信号か
らＳＰ信号までの期間の間に８ビットごとにクロックイ
ネーブル信号ＣＫＥ１を出力する。すなわち、図２０の
データフレーム信号中のアクチュエータ出力データＤＯ
の期間にのみ８ビットごとにクロックイネーブル信号Ｃ
ＫＥ１を出力する。

【００５６】フリップフロップ７５は、第２スタートコ
ードＳＴＯをクロック信号ＣＫでラッチし、そのラッチ
出力をゲート７６に出力する。すなわち、ゲート７６に
は、フリップフロップ７５によるＳＴＯ信号の検出出力
がフレーム信号が受信される度に出力される。また、ゲ
ート７６には、デコーダ６０からのライトパルス信号Ｗ
Ｐが入力される。したがって、ゲート７６からは、フレ
ーム信号が受信される度にまたは比較設定値レジスタ６
５の設定データが書き替えられる度に信号が出力され
る。

【００５７】ゲート６８〜７２及びフリップフロップ７
３による構成は１つのデータフレーム信号中に前記不一
致信号ＥＸＳＵＭが１回でも出力されると、この不一致
信号ＥＸＳＵＭを保持しておくための構成であり、１つ
のデータフレーム信号中に１ビットでも不一致がある場
合はＣＨＫＥＮＤ信号が出力される。このＣＨＫＥＮＤ
信号は前述したように、ゲート７６によってフレーム信
号が受信される度にまたは比較設定値レジスタ６５の設
定データが書き替えられる度にリセットされるため、１
つのフレーム信号の受信周期に同期して変化する信号で
ある。

【００５８】エラー検出部７７は、ＣＲＣチェック等に
より受信部６１で受信したデータフレーム信号の伝送エ
ラーを検出し、エラーを検出した場合はエラー検出信号
ＤＴＥＲＲをＨにする。ゲート７８はエラー検出信号Ｄ
ＴＥＲＲの反転信号とフレームエンド信号ＦＥのアンド
をとり、アンド結果を出力する。したがって、ゲート７
８の出力は、エラーが検出されずにかつフレームエンド
信号ＦＥが入力されたときにＨになる。

【００５９】したがって、前記ＣＨＫＥＮＤ信号は１デ
ータフレーム中に伝送エラーが検出されないときに、ゲ
ート７９〜８２、フリップフロップ８３及びオアゲート
８５による構成に取り込まれる。また、フリップフロッ
プ８３の出力ＣＨＧＤＴは前記ライトパルス信号ＷＰに
よってリセットされるため、フリップフロップ８３の出
力ＣＨＧＤＴは、比較設定値レジスタ６５の設定データ
が書き替えられるまでのフレーム信号の複数周期に対応
する期間において、伝送エラーが発生していないときの
フレーム信号中に１ビットでも前記比較設定値レジスタ
６５の設定データとの不一致が発生したときにＨにな
る。この不一致信号ＣＨＧＤＴはデコーダ６０の出力Ｂ
ＥＮをイネーブルとすることで３状態バッファ８４を介
してパソコン３０に入力され、パソコン３０で観測する
ことができる。

【００６０】図４及び図５は、検査装置２０におけるデ
ータ送信側の構成（メインコントローラ１００で受信す
るデータを送信する側）を示すものである。この図４及
び図５に示す構成は、パソコン３０によって送信メモリ
４４（バックアップ電源によりバックアップされてい
る）に送信するデータフレーム信号を形成するためのデ
ータを書き込むとともに、送信メモリ４４に書き込まれ
たデータを読み出して任意のフレーム信号を任意の周期
でメインコントローラ１００に送信するものである。

【００６１】ここで、この送信側の構成においては、パ
ソコン３０により以下の２つの送信モードを選択できる
ようになっている。

【００６２】・同期モード…第１のモードは同期モード
であり、この同期モードにおいては検査装置２０からメ
インコントローラ１００へデータフレーム信号を送信す
る際に、メインコントローラ１００からのデータフレー
ム信号が予め設定した所定個数（ｎ）だけ検査装置２０
に受信される度に、送信データフレーム信号の同期をと
るようにしている。すなわち、この同期モードにおいて
は送信データフレーム信号を送信している途中に、メイ
ンコントローラ１００からのデータフレーム信号がｎ個
受信されたことが検出されると、送信データフレーム信
号の送信を最初からやり直すようにしている。また、デ
ータフレーム信号の送信が終了した後には、メインコン
トローラ１００からのデータフレーム信号がｎ個受信さ
れたことが検出された後に、次のデータフレーム信号の
送信を開始する様にしている。

【００６３】・非同期モード…上記の同期処理を行わな
いモードであり、検査装置２０における送信動作は受信
動作に全く関係なく実行される。

【００６４】パソコン３０は上記の同期モードを実行す
るときは、図６に示すように、パソコン３０のデータバ
スＤＢの下位８ビットＤＢ0〜ＤＢ7中のＤＢ7ビットを
“１”にすると共に（非同期モードのときはＤＢ7ビッ
トは“０”）、ＤＢ0〜ＤＢ6に上記同期処理を行う受信
データフレーム信号の個数ｎを設定する。また、上記デ
ータバスＤＢの下８ビットＤＢ0〜ＤＢ7に上記設定を行
って同期モードを実行させるときには、パソコン３０は
所定の制御データを出力する事によりデコーダ３１から
同期モード開始信号ＳＴＳＹＮを出力させる。

【００６５】すなわち、この同期モード開始信号ＳＴＳ
ＹＮがデコーダ３１から出力されると、この信号ＳＴＳ
ＹＮにより設定回数ｎがデータバスＤＢ0〜ＤＢ6を介し
て図５の第１段目の設定回数レジスタ１０１に取り込ま
れると共に、同期モード識別ビットＤＢ7がフリップフ
ロップ１０４にラッチされる。

【００６６】次に、図４の送信メモリ４４に記憶される
データフレーム信号形成用のデータを図７に示す。すな
わち、図７において、最初の記憶領域には或るデータパ
ターンを有するデータフレーム信号Ａとこのデータフレ
ーム信号Ａの無送信区間を決定する無送信区間データ
（全てのビットを１にしている、図２３のｔ）Ａが記憶
され、第２番目の記憶領域には前記データフレーム信号
ＡとはデータＤＯ（図２０参照）などの内容またはデー
タ長を異ならせたデータフレーム信号Ｂとこのデータフ
レーム信号Ｂの無送信区間を決定する無送信区間データ
（全てのビットを１にしている）Ｂが記憶され、以下同
様にこれらデータフレーム信号Ａ、Ｂとは異なるデータ
パターンのデータフレーム信号Ｃ、Ｄ、Ｅ、…とこれら
データフレーム信号Ｃ、Ｄ、Ｅ、の無送信区間を決定す
る無送信区間データＣ、Ｄ、Ｅ、…がペアで各記憶領域
に順次記憶されている。

【００６７】この様に、送信メモリ４４には、複数の異
なるデータパターンおよび無送信区間データがそれぞれ
１周期分のみ記憶されている。

【００６８】したがって、この送信メモリ４４の記憶デ
ータを読み出す際、例えば読み出しの際のスタートアド
レスを図７のＳＴＡに指定するとともにエンドアドレス
を図７のＥＤＡに指定するとアドレスＳＴＡからアドレ
スＥＤＡまでのアドレス区間が何回も繰り返し指定され
るので、記憶データが１周期分であるにもかかわらず先
の図２３に示したような複数周期分のデータフレーム信
号Ａを送出することができる。

【００６９】また、同様にしてスタートアドレスを図７
のＳＴＡに指定しエンドアドレスを図７のＥＤＢに指定
するようにすれば、図８に示すように、データフレーム
信号Ａおよびデータフレーム信号Ｂを交互に送信するこ
とができる。

【００７０】次に図４において、レジスタ４５および３
状態バッファ４６はパソコン３０から送信データを送信
メモリ４４に書き込むための構成であり、書き込みを行
なう際はまずパソコン３０によりコントロールバスＣＢ
に所定の制御データを出力してデコーダ３１から書き込
みイネーブル（ライト）信号Ｗを出力させるとともに、
データバスＤＢに送信メモリ４４のアドレスを送出す
る。これにより、レジスタ４５に送信メモリ４４のアド
レスが書き込まれる。次に、パソコン３０からコントロ
ールバスＣＢを介して所定の制御データを出力してデコ
ーダ３１からＯＥ１信号、ＯＥ２信号および送信メモリ
４４へのライトパルス信号（図示せず）を出力させるこ
とで３状態バッファ４６および４７を出力可能状態とす
ると共に、データバスＤＢに対し先にレジスタ４５へ出
力したアドレスに書き込むべき送信データを送出する。
この結果、レジスタ４５にラッチされたアドレスが３状
態バッファ４６を介して送信メモリ４４のアドレス端子
に印加されるとともに、送信データが３状態バッファ４
７を介して送信メモリ４４のデータ端子に加えられ、送
信メモリ４４に対するデータ書き込みが行われる。

【００７１】この様な動作を、送信メモリのアドレスを
１つずつ更新しながら繰り返し実行することで図７に示
したようなデータを送信メモリ４４に予め書き込んでお
く。送信メモリ４４に書き込まれたデータを読み出す際
は、パソコン３０により送信すべきデータフレーム信号
に対応する送信メモリ４４のスタートアドレスＳＡおよ
びエンドアドレスＥＡをそれぞれ第１段目のスタートア
ドレスレジスタ４０およびエンドアドレスレジスタ３６
に書き込む。すなわち、パソコン３０によりまずデコー
ダ３１からスタートアドレスレジスタ４０のライト信号
ＷＳを出力させデータバスＤＢにスタートアドレスＳＡ
を送出させることで、スタートアドレスＳＡをスタート
アドレスレジスタ４０に書き込む。次に、パソコン３０
によりデコーダ３１からエンドアドレスレジスタ３６の
ライト信号ＷＥを出力させデータバスＤＢにエンドアド
レスＥＡを送出させることで、エンドアドレスＥＡをエ
ンドアドレスレジスタ３６に書き込む。また、この際、
パソコン３０によって送信メモリ４４をリード状態にす
る。

【００７２】また、上記ライト信号ＷＥは図５の第２段
目の設定回数レジスタ１０２及びフリップフロップ１０
５に入力され、これによりエンドアドレスＥＡがエンド
アドレスレジスタ３６に入力されたときに設定回数ｎ及
び同期モード識別ビットＤＢ7が第１段目の設定回数レ
ジスタ１０１及びフリップフロップ１０４から第２段目
の設定回数レジスタ１０２及びフリップフロップ１０５
に転送される。

【００７３】図４の２段目のスタートアドレスレジスタ
４１及びエンドアドレスレジスタ３７は、第１段目のス
タートアドレスレジスタ４０およびエンドアドレスレジ
スタ３６に書き込まれたデータが転送されるものである
が、このデータ転送は３つのフリップフロップ３２〜３
４およびアンドゲート３５で構成されるデータ転送制御
部５０から出力される転送イネーブル信号ＣＫＥによっ
て制御される。

【００７４】データ転送制御部５０は、Ｄ端子がハイク
ランプされクロック端子にＷＥ信号が入力されているフ
リップフロップ３２、フリップフロップ３３、３４及び
アンドゲート３５で構成されている。ＳＴＡＬＯＡＤ信
号とフリップフロップ３３の出力の論理積で構成される
転送イネーブル信号ＣＫＥは、ＷＥ信号が出力された後
最初の１発目のＳＴＡＬＯＡＤ信号が出力されたときに
のみＨになり（フリップフロップ３４によりフリップフ
ロップ３２の出力がリセットされるため）、このときに
第１段目のスタートアドレスレジスタ４０およびエンド
アドレスレジスタ３６に書き込まれたデータを２段目の
スタートアドレスレジスタ４１及びエンドアドレスレジ
スタ３７に転送する。このように、パソコン３０側から
出力されるライト信号ＷＥにＳＴＡＬＯＡＤ信号をかま
せることで転送イネーブル信号ＣＫＥを構成することに
より２段目のスタートアドレスレジスタ４１及びエンド
アドレスレジスタ３７への転送タイミングを検査装置２
０内の回路に同期させるようにしている。

【００７５】ローダブルカウンタ４２はスタートアドレ
スレジスタ４１に書き込まれたスタートアドレスＳＡを
初期ロード信号ＳＡＭＥ１のタイミングで初期ロードす
るとともに、この初期設定されたスタートアドレスから
クロック信号ＣＫに同期したカウント動作を行い、その
カウント値を３状態バッファ４３を介して送信メモリ４
４のアドレス端子に印加することにより送信メモリ４４
からのデータ読み出しを実行する。ただし、クロック信
号ＣＫはクロックイネーブル信号ＣＯＵＮＴＥＮ１がＨ
になっているときにのみ有効となる。

【００７６】送信メモリから読み出されたデータは、Ｐ
／Ｓ変換器４８でパラレル／シリアル変換が行われた
後、送信部４９を介してメインコントローラ１００に送
信される。

【００７７】一方、ローダブルカウンタ４２の出力は比
較回路３８にも入力されている。比較回路３８は、エン
ドアドレスレジスタ３７の出力とローダブルカウンタ４
２の出力を比較し、両者が一致すると一致信号ＳＡＭＥ
を図５のオアゲート１２０及びアンドゲート１１８に出
力する。

【００７８】次に、図５において、受信部６１は先の図
３に示したものと同じであり、メインコントローラ１０
０からのデータフレーム信号を受信する。ＳＴＩ検出回
路６２´は、先の図３に示した特殊コード検出部６２の
ＳＴＩ検出部分のみを抽出して示したものであり、図２
０に示したデータフレーム信号中の第１のスタートコー
ドＳＴＩを検出し、その検出信号ＦＲＳＴＤＴＥＣＴを
受信フレームカウンタ１０９のクロック端子に印加す
る。

【００７９】受信フレームカウンタ１０９はＳＴＩ検出
回路の検出信号ＦＲＳＴＤＴＥＣＴをカウントし、その
カウント値を比較回路１０８に入力する。

【００８０】比較回路１０８は３段目の設定回数レジス
タ１０３に設定された前記受信データフレーム信号の設
定個数ｎと受信フレームカウンタ１０９のカウント値を
比較し、両者が一致したときに一致信号ＦＲＳＴＯＫを
出力する。

【００８１】なお、第３段目の設定回数レジスタ１０３
及びフリップフロップ１０６には、フリップフロップ１
２４から出力されるＳＡＭＥ１信号のタイミングで２段
目の設定回数レジスタ１０２およびフリップフロップ１
０５から各データが転送される。

【００８２】セレクタ１３１は、アンドゲート１１７、
１１８及びオアゲート１１９からなる構成により比較回
路１０８から出力される一致信号ＦＲＳＴＯＫ及び比較
回路３８から出力される一致信号ＳＡＭＥをフリップフ
ロップ１０６の出力ＳＴＭＯＤにより選択するものであ
り、基本的にはＳＴＭＯＤ信号がＨのとき（同期モード
のとき）にはＦＲＳＴＯＫ信号を選択し、ＳＴＭＯＤ信
号がＬのとき（非同期モードのとき）にはＳＡＭＥ信号
を選択する。すなわち、セレクタ１３１の出力ＳＴＡＬ
ＯＡＤ信号は、基本的には、非同期モードのときにはロ
ーダブルカウンタ４２の出力がエンドアドレスＥＡに一
致する度にＨになり、また同期モードのときはメインコ
ントローラ１００からのデータフレーム信号の受信個数
が設定値ｎに一致する度にＨになる。

【００８３】このＳＴＡＬＯＡＤ信号がフリップフロッ
プ１２４でディレイされてＳＡＭＥ１信号となる。この
ＳＡＭＥ１信号は設定回数レジスタ１０３及びフリップ
フロップ１０６に入力され、このＳＡＭＥ１信号のタイ
ミングで２段目の設定回数レジスタ１０２およびフリッ
プフロップ１０５からの各データが３段目の設定回数レ
ジスタ１０３及びフリップフロップ１０６に転送され
る。またこのＳＡＭＥ１信号はローダブルカウンタ４２
に入力され、このＳＡＭＥ１信号のタイミングでスター
トアドレスレジスタ４１に設定されたスタートアドレス
ＳＡをローダブルカウンタ４２にロードする。

【００８４】次に、オアゲート１２０、ゲート１２１、
アンドゲート１２２及びフリップフロップ１２３で構成
される論理ブロック１３２で、ローダブルカウンタ４２
のカウント動作のイネーブル信号となるＣＯＵＮＴＥＮ
１信号の基になるＣＯＵＮＴＥＮ＿信号を形成するよう
にしている。なお、この明細書では、信号ＣＯＵＮＴＥ
Ｎ＿のように信号名の後に付した＿は論理反転（バー）
を示し、＿が付された信号はＬで有効であるとする。

【００８５】また、リングカウンタ１２６は図４のＰ／
Ｓ変換器４８のＰ／Ｓ変換の変換クロック信号ＣＫ＿を
カウントするものであり、この場合は３ビットのカウン
タで構成されている。すなわち、この場合送信メモリ４
４の読み出しデータは８ビット単位になっており、この
８ビットのデータをＰ／Ｓ変換器４８でシリアルデータ
に変換するために、Ｐ／Ｓ変換器４８が８ビットのＰ／
Ｓ変換を行う度に送信メモリ４４からデータが読み出さ
れるように同期をとる必要がある。そこで、Ｐ／Ｓ変換
のクロックＣＫ＿を３ビットのリングカウンタ１２６で
カウントし、そのキャリー信号をゲート１２７に入力す
るようにしている。ゲート１２７は、上記キャリー信号
にＣＯＵＮＴＥＮ＿信号をかませることでＣＯＵＮＴＥ
Ｎ＿信号がＬのときにのみキャリー信号を通過させ、こ
れをＣＯＵＮＴＥＮ１信号としてローダブルカウンタ４
２に入力する様にしている。なお、カウンタ２６はＳＡ
ＭＥ１信号でリセットされる。

【００８６】かかる構成において、先ず非同期モードの
ときの動作について説明する。

【００８７】電源立ち上げの際は、フリップフロップ３
２、スタートアドレスレジスタ４０，４１、エンドアド
レスレジスタ３７およびローダブルカウンタ４２は、レ
セット信号ＲＳＴによりリセットされるので、この電源
立ち上げ時には比較回路３８は一致を検出し、一致信号
ＳＡＭＥを出力する。これによりセレクタ１３１からＳ
ＴＡＬＯＡＤ信号が出力され、データ転送制御部５０の
アンドゲート３５に入力される。また、この電源立ち上
げ後、前述のようにしてスタートアドレスレジスタ４０
およびエンドアドレスレジスタ３６に対するスタートア
ドレスＳＡおよびエンドアドレスＥＡの書き込みが終了
したとすると、エンドアドレスレジスタのライト信号Ｗ
Ｅ（ＷＥ信号はＷＳ信号より後に出力される）がフリッ
プフロップ３２で検出され、この検出信号がフリップフ
ロップ３３でタイミング調整が行われた後、アンドゲー
ト３５に出力される。

【００８８】したがって、アンドゲート３５から出力さ
れる転送イネーブル信号ＣＫＥ信号は、電源立ち上げ後
エンドアドレスレジスタのライト信号ＷＥが出力された
後Ｈになり、これにより第１段目のスタートアドレスレ
ジスタ４０およびエンドアドレスレジスタ３６に書き込
まれたデータが第２段目のスタートアドレスレジスタ４
１及びエンドアドレスレジスタ３７に転送される。

【００８９】また、ＳＡＭＥ１信号を出力するフリップ
フロップ１２４は比較回路３８の出力ＳＡＭＥをクロッ
ク信号ＣＫの立ち下がりでラッチするよう構成されてお
り、このため電源立ち上げ後、スタートアドレスレジス
タ４０のデータがスタートアドレスレジスタ４１に転送
されるまでは、ローダブルカウンタ４２にはクロック信
号ＣＫの立ち下がり毎にリセットされたスタートアドレ
スレジスタ４１のデータが初期ロードされている。

【００９０】しかし、スタートアドレスレジスタ４１に
スタートアドレスレジスタ４０のデータが転送された時
には、エンドアドレスレジスタ３７にもエンドアドレス
レジスタ３６のデータが転送されるので、上記データ転
送時点で比較回路３８の出力ＳＡＭＥはＬに立ち下が
る。しかし、前述したように前記フリップフロップ１２
４は比較回路３８の出力ＳＡＭＥ（この場合には非同期
モードであるのでセレクタ１３１はＳＡＭＥ信号を選択
する）をクロック信号ＣＫの立ち下がりでラッチするよ
うにしているので、上記データ転送時点においてはフリ
ップフロップ１２４から出力される初期ロード信号ＳＡ
ＭＥ１は依然Ｈは維持しており、この結果上記データ転
送時点にスタートアドレスレジスタ４１のデータがロー
ダブルカウンタ４２に初期ロードされることになる。

【００９１】この初期ロードが終了後、パソコン３０に
よってデコーダ３１から出力されるＯＥ３信号がイネー
ブルとされる。これにより、ローダブルカウンタ４２の
カウント値が３状態バッファ４３を介して送信メモリ４
４のアドレス端子に加えられることになり、送信メモリ
４４はスタートアドレスレジスタ４１に設定されたスタ
ートアドレスＳＡから順次データの読み出しを開始す
る。読み出されたデータはＰ／Ｓ変換器４８でパラレル
データがシリアルデータに変換された後送信部４９を介
してメインコントローラ１００に送信される。これ以
降、ローダブルカウンタ４２のクロック信号ＣＫに同期
したカウント動作によって送信メモリ４４のアドレスが
順次＋１カウントアップされ、該カウント値に対応され
るアドレスからのデータ読み出しが実行される。なお、
非同期モードのときには、ＳＴＭＯＤ信号はＬであるの
で、フリップフロップ１２３の出力ＣＯＵＴＥＮ＿も常
にＬであり、このためローダブルカウンタ４２に入力さ
れるのクロックイネーブル信号ＣＯＵＮＴＥＮ１信号は
カウンタ１２６がキャリーを出力する度にＨになり、ロ
ーダブルカウンタ４２のカウント動作が中止されること
はない。

【００９２】この様なカウント動作が進んでいくと、い
ずれローダブルカウンタの出力がエンドアドレスレジス
タ３７に設定されたエンドアドレスＥＡと一致すること
になる。比較回路３８はこの一致を検出し、一致検出時
点で出力ＳＡＭＥをＨに立ち上げる。

【００９３】したがって、フリップフロップ１２４から
は初期ロード信号ＳＡＭＥ１が再度出力されることにな
り、これによりローダブルカウンタ４２にスタートアド
レスレジスタ４１の設定スタートアドレスＳＡが再び初
期ロードされることになる。したがって、この後ローダ
ブルカウンタ４２はこのスタートアドレスＳＡからのカ
ウント動作をエンドアドレスレジスタ３７に設定された
エンドアドレスＥＡまで再び実行し、これにより前回読
み出された例えば１周期分のデータフレーム信号と同じ
データ内容および同じサンプリング周期のデータフレー
ム信号が送信メモリ４４から出力されることになる。こ
の様な動作が繰り返されることにより、送信メモリ４４
には１周期分のデータしか記憶されていないのにもかか
わらず、例えば図２３に示したような複数周期分のデー
タフレーム信号をメインコントローラ１００に送信する
ことができる。

【００９４】送信データの内容を変更するときには、前
述と同様の手順を踏んでスタートアドレスレジスタ４０
およびエンドアドレスレジスタ３６の設定内容を変更す
ればよい。

【００９５】次に、同期モードの動作を説明する。

【００９６】上記非同期モードによる送信動作の後、同
期モードを選択したとする。先ず、オペレータはデータ
バスＤＢの下位８ビットＤＢ0〜ＤＢ7中のＤＢ7ビット
を“１”にすると共に（非同期モードのときはＤＢ7ビ
ットは“０”）、ＤＢ0〜ＤＢ6に上記同期処理を行う受
信データフレーム信号の個数ｎを設定する。また、パソ
コン３０から所定の制御データを出力する事によりデコ
ーダ３１から同期モード開始信号ＳＴＳＹＮを出力させ
る。この信号ＳＴＳＹＮにより設定回数ｎがデータバス
ＤＢ0〜ＤＢ6を介して図５の第１段目の設定回数レジス
タ１０１に取り込まれると共に、同期モード識別ビット
ＤＢ7がフリップフロップ１０４にラッチされる。

【００９７】次に、前記非同期モードの場合と同様にし
て所要のスタートアドレスＳＡおよびエンドアドレスＥ
Ａをスタートアドレスレジスタ４０およびエンドアドレ
スレジスタ３６に書き込む。またこの際、エンドアドレ
スレジスタ３６へのエンドアドレスＥＡの書き込みのと
きはライト信号ＷＥが出力されるが、このライト信号Ｗ
Ｅにより設定回数ｎ及び同期モード識別ビットＤＢ7が
第１段目の設定回数レジスタ１０１及びフリップフロッ
プ１０４から第２段目の設定回数レジスタ１０２及びフ
リップフロップ１０５に転送される。

【００９８】この転送時点においては、エンドアドレス
レジスタ３７及びスタートアドレスレジスタ４１には、
先の非同期モード時のエンドアドレスＥＡおよびスター
トアドレスＳＡがまだ記憶されている。また、ローダブ
ルカウンタ４２もカウント動作を継続している。このた
めいずれローダブルカウンタ４２から出力されるカウン
ト値がエンドアドレスレジスタ３７に設定されている前
回非同期モード時のエンドアドレスＥＡに一致し、この
ときに比較回路３８から一致信号ＳＡＭＥが出力され
る。

【００９９】この一致信号ＳＡＭＥが出力されたときに
は、まだ３段目の設定回数レジスタ１０３及びフリップ
フロップ１０６には２段目の各レジスタ１０２、１０５
のデータが転送されてはおらず、このためＳＴＭＯＤ信
号はＬのままである。従ってこの時点ではセレクタ１３
１はＳＡＭＥ信号を選択する。よって、上記ローダブル
カウンタ４２から出力されるカウント値がエンドアドレ
スレジスタ３７に設定されている前回非同期モード時の
エンドアドレスＥＡに一致したときに比較回路３８から
出力される一致信号ＳＡＭＥが、ＳＴＡＬＯＡＤ信号と
してデータ転送制御部５０のアンドゲート３５に入力さ
れ、これにより転送イネーブル信号ＣＫＥが出力され、
１段目のエンドアドレスレジスタ３６及びスタートアド
レスレジスタ４０に設定された同期モード時のエンドア
ドレスＥＡ及びスタートアドレスＳＡが２段目のエンド
アドレスレジスタ３７及びスタートアドレスレジスタ４
１に転送される。

【０１００】また、上記ＳＴＡＬＯＡＤ信号はフリップ
フロップ１２４で少し遅延され、初期ロード信号ＳＡＭ
Ｅ１としてローダブルカウンタ４２に入力される。従っ
て、２段目のスタートアドレスレジスタ４１に転送され
た同期モード用のスタートアドレスＳＡが上記転送直後
ローダブルカウンタ４２に初期ロードされる。そして、
この初期ロードにより比較回路３８の出力ＳＡＭＥはＬ
に立ち下がる。

【０１０１】一方、上記ＳＡＭＥ１信号は、３段目の設
定回数レジスタ１０３及びフリップフロップ１０６に転
送タイミング信号として入力されており、このため上記
ＳＡＭＥ１信号の出力タイミングで２段目の設定回数レ
ジスタ１０２及びフリップフロップ１０５の設定データ
が３段目の設定回数レジスタ１０３及びフリップフロッ
プ１０６に転送される。さらに、上記ＳＡＭＥ１信号に
よりリングカウンタ１２６がリセットされる。

【０１０２】これによりＳＴＭＯＤ信号がＨになり、こ
れ以降セレクタ１３１は比較回路１０８から出力される
ＦＲＳＴＯＫ信号を選択する同期モードに移行される。

【０１０３】また、ＳＴＭＯＤ信号がＨになることによ
りアンドゲート１２２の入力の一方がＨになるが、もう
一方の入力はＳＡＭＥがＬになるためＬのままであり、
このため、フリップフロップ２３の出力ＣＯＵＮＴＥＮ
＿はＬを維持する。したがって、ゲート１２７の出力Ｃ
ＯＵＮＴＥＮ１は３ビットリングカウンタ１２６がキャ
リー信号を出力する度にＨになり、このＣＯＵＮＴＥＮ
１信号がクロックイネーブル信号としてローダブルカウ
ンタ４２に入力される。

【０１０４】従って、ローダブルカウンタ４２は上記Ｓ
ＡＭＥ１信号が出力されたときから初期ロード値からの
カウント動作を実行する。

【０１０５】上記ＳＡＭＥ１信号が出力されるときに
は、パソコン３０によってデコーダ３１から出力される
ＯＥ３信号がイネーブルとされており、これによりロー
ダブルカウンタ４２のカウント値が３状態バッファ４３
を介して送信メモリ４４のアドレス端子に加えられるこ
とになり、送信メモリ４４はスタートアドレスレジスタ
４１に設定されたスタートアドレスＳＡから順次データ
の読み出しを開始する。読み出されたデータはＰ／Ｓ変
換器４８でパラレルデータがシリアルデータに変換され
た後送信部４９を介してメインコントローラ１００に送
信される。

【０１０６】これ以降、カウンタ１２６のキャリー信号
に同期したカウント動作によって送信メモリ４４のアド
レスが順次＋１カウントアップされ、該カウント値に対
応されるアドレスからのデータ読み出しがエンドアドレ
スレジスタ２７に設定されたエンドアドレスＥＡまで実
行される。

【０１０７】この同期モードの際、図１（ａ）に示すよ
うに、検査装置２０から送信データフレーム信号を送信
している途中に、メインコントローラ１００からのデー
タフレーム信号がｎ個受信されたことが検出されたとす
る。すなわち、ローダブルカウンタ４２のカウント値が
エンドアドレスＥＡに一致する前に比較回路１０８から
ＦＲＳＴＯＫ信号が出力されたとする。

【０１０８】このときには、このＦＲＳＴＯＫ信号がセ
レクタ１３１で選択され、これによりＳＡＭＥ１信号が
Ｈになる。従って上記ＦＲＳＴＯＫ信号が出力された時
点でローダブルカウンタ４２にスタートアドレスレジス
タ４１の設定スタートアドレスＳＡが初期値としてロー
ドされる。

【０１０９】また、論理ブロック１３２のゲート１２１
にはＨのＦＲＳＴＯＫ信号が入力されるので、ゲート１
２１の出力はＬのままである。したがって、ローダブル
カウンタ４２には、カウンタ１２６がキャリーを出力す
る度にＨのＣＯＵＮＴＥＮ１信号が入力され、ローダブ
ルカウンタ４２のカウント動作が停止されることはな
い。

【０１１０】従って、図１（ａ）のように、ローダブル
カウンタ４２のカウント値がエンドアドレスＥＡに一致
する前に比較回路１０８からＦＲＳＴＯＫ＿信号が出力
された場合には、送信メモリ４４からはスタートアドレ
スＳＡからの読み出し動作が再実行される。

【０１１１】また、図１（ｂ）に示すように、データフ
レーム信号の送信が終了したときに（ローダブルカウン
タ４２のカウント値がエンドアドレスＥＡまで到達した
ときに）まだ比較回路１０８からＦＲＳＴＯＫ信号が出
力されていない場合には、ＦＲＳＴＯＫ信号の出力後に
スタートアドレスＳＡからの読みだしを実行するように
している。

【０１１２】すなわち、ローダブルカウンタ４２の出力
がエンドアドレスレジスタ３７に設定されたエンドアド
レスＥＡに一致すると、比較回路３８からの一致信号Ｓ
ＡＭＥがＨになり、このときＦＲＳＴＯＫ信号はＬであ
るので、論理ブロック１３２のゲート１２１はＨにな
る。したがって、フリップフロップ１２３の出力ＣＯＵ
ＮＴＥＮ＿信号がＨになり、この結果ローダブルカウン
タ４２のクロックイネーブル信号ＣＯＵＮＴＥＮ１信号
がカウンタ１２６のキャリーに関係なくＬになる。

【０１１３】これにより、ローダブルカウンタ４２の出
力は更新されず、エンドアドレスＥＡで固定されること
になり、この結果送信メモリ４４からはエンドアドレス
ＥＡのデータ、すなわち無送信区間のデータが出力され
続けることになる。

【０１１４】この後、メインコントローラ１００から受
信フレーム信号の個数が設定回数レジスタ１０３の設定
個数ｎに一致すると、比較回路１０８から一致信号ＦＲ
ＳＴＯＫがＨになる。 このＦＲＳＴＯＫ信号はセレク
タ１３１で選択され、これによりＳＡＭＥ１信号がＨに
なる。従って上記ＦＲＳＴＯＫ信号が出力された時点で
ローダブルカウンタ４２にスタートアドレスレジスタ４
１の設定スタートアドレスＳＡが初期値としてロードさ
れる。

【０１１５】また、論理ブロック１３２のゲート１２１
にはＨのＦＲＳＴＯＫ信号が入力されるので、ゲート１
２１の出力はＨからＬになり、論理ブロック１３２の出
力ＣＯＵＮＴＥＮ＿もＬになる。したがって、ローダブ
ルカウンタ４２には、カウンタ１２６のキャリー毎にＨ
のＣＯＵＮＴＥＮ１信号が入力され、ローダブルカウン
タ４２はカウント動作を再開する。

【０１１６】従って、図１（ｂ）のように、ローダブル
カウンタ４２のカウント値がエンドアドレスＥＡまで到
達したときに、まだ比較回路１０８からＦＲＳＴＯＫ信
号が出力されていない場合には、ＦＲＳＴＯＫ信号が出
力されるまでエンドアドレスＥＡのデータすなわち無送
信区間のデータを送出し続け、ＦＲＳＴＯＫ信号の出力
後にスタートアドレスＳＡからの読みだしを再開するよ
うにしている。このようにしてメインコントローラ１０
０からの受信フレーム信号に同期して検査装置２０から
メインコントローラ１００へデータフレーム信号を繰り
返し送信することができる。なお、上記実施例ではエン
ドアドレスのデータを送信続けるようにしたが、スター
トアドレスのデータを送信続けるようにしてもよい。

【０１１７】なお、図９に図１（ａ）の同期モードのと
きの各種信号のタイムチャートを示し、図１０に図１
（ｂ）の同期モードのときの各種信号のタイムチャート
を示した。

【０１１８】次に、上記の検査装置２０を用いてメイン
コントローラ１００のセンサデータの複数回照合機能の
検査を行う場合の処理手順について説明する。

【０１１９】前述したように、メインコントローラ１０
０は電源立ち上げ後、図２１に示した初期フレーム信号
をノードに送信し、その受信フレーム信号中のアクチュ
エータデータの長さと送信した初期フレーム信号中のア
クチュエータデータの長さの差から出力点数（全アクチ
ュエータ数）を自動的に検出し、この検出値によって実
際に送るデータフレーム信号中のデータ長Ｌｄ（図２０
参照）を決定するとともに（データ長自動決定機能）、
受信した初期フレーム信号中のセンサデータの長さｌか
ら入力点数（全センサ数）を自動的に検出し、この入力
点数の検出値と前記検出した出力点数に応じてデータフ
レーム信号の送出周期Ｔ（サンプリングタイム）を決定
するようにしており（サンプリングタイム自動決定機
能）、これらデータ長とサンプリングタイムが確定した
後に（入出力点数の複数回照合機能により）、ホストコ
ントローラ２００から送られてきたアクチュエータ制御
データに基ずき前記図２０に示した通常のデータフレー
ム信号を自動的に形成し、これをノードへ所定のサンプ
リング周期Ｔで送出するようにしている。

【０１２０】そして、データフレーム信号を受信した場
合、メインコントローラ１００は受信したデータフレー
ム信号中のセンサデータが連続して所定回数同じで始め
て真のセンサデータとして採用するようにしている（セ
ンサデータの複数回照合機能）。ただし、受信データフ
レーム信号中に伝送エラーが発生している場合は無視
し、前記照合のときの回数に入れない。

【０１２１】この機能を検査するに当たっては、まずメ
インコントローラが受信すべき初期フレーム信号を、例
えば送信メモリ４４のエリアＡ（図７参照）に書き込む
と共に、またエリアＢ（図７参照）に図１１に示すよう
な複数の異なるセンサデータ部分を有する第１データフ
レーム信号〜第９データフレーム信号を書き込む。上記
複数のデータフレーム信号中には上記エラー発生の場合
の機能を検査するために、エラーが発生されるようなデ
ータを適宜混入しておく。

【０１２２】次に、検査装置２０のモードを非同期モー
ドにしてかつ上記エリアＡに書き込んだ初期フレーム信
号が送信メモリ４４から読み出されるようスタートアド
レスＳＡ及びエンドアドレスＥＡを指定する。そして、
メインコントローラ１００及びホストコントローラ２０
０の電源をオンにして、上記初期フレーム信号を繰り返
しメインコントローラ１００に送信する。

【０１２３】この初期フレーム信号の受信によりメイン
コントローラ１００は上記データ長決定機能及びサンプ
リンタイム決定機能を用いてデータ長及びサンプリング
タイムを確定し、確定後ホストコントローラ２００から
送られてきたアクチュエータ制御データに基ずき通常デ
ータフレーム信号を自動的に形成し、これをノードへ所
定のサンプリング周期Ｔで送出する。

【０１２４】この通常データフレーム信号は検査装置２
０の図３に示した受信側構成で受信される。したがっ
て、出力点数カウンタ６３からは、前述した動作によっ
て受信したデータフレーム信号中の全アクチュエータへ
の出力データ数を計数し、これをパソコンに報告する。
また、無送信区間検出カウンタ６４は、受信されたデー
タフレーム信号の間隔（図２３のｔ）を計時し、この計
時出力をパソコン３０に報告する。パソコン３０はこれ
らの出力を判定することで、メインコントローラ１００
から通常データフレーム信号が送られてきたことを検出
する。

【０１２５】この検出が行われると、パソコン３０は検
査装置２０のモードを同期モードにすると共に、受信デ
ータフレーム信号の設定回数ｎ（この場合ｎ＝９）を指
定し、さらに上記エリアＢに書き込んだ複数のデータフ
レーム信号が連続して送信メモリ４４から読み出される
ようスタートアドレスＳＡ及びエンドアドレスＥＡを指
定する。

【０１２６】この結果、送信メモリ４４からは図１１に
示したような異なるセンサデータ内容を有する９つのデ
ータフレーム信号が連続して送信される。

【０１２７】メインコントローラ１００では、前述した
ように、受信されたデータフレーム信号中のセンサデー
タをホストコントローラ２００に伝送するようにしてお
り、データフレーム信号中のセンサデータはホストコン
トローラ２００で観測することができる。

【０１２８】したがって、検査装置２０の送信側から送
出された前記データフレーム信号をメインコントローラ
１００で受信させ、ホストコントローラ２００でセンサ
データを見ながら上記複数回照合機能の照合回数の設定
値Ｎを適宜変更する（メインコントローラに付設された
スイッチを操作することでＮが変更される）ことにより
センサデータの複数回照合機能が正常に動作しているか
否かを確認する。

【０１２９】例えば、図１１に示すような異なるデータ
内容を持つセンサデータを含む複数のデータフレーム信
号が連続して入力された場合、通信エラーがあるデータ
フレーム信号が正常に除去されたとすると、ｎ＝０と設
定すると（照合しない）、下位３ビットは０あるいは１
に固定されず不定状態にありそれ以外のビットが０に固
定されているとき上記センサデータの複数回照合機能が
正常に動作していると判断する。同様にｎ＝１と設定す
ると最下位ビットが１に固定され、下位２ビット目及び
３ビット目が不定状態にあり、それ以外のビットが０に
固定されているとき上記センサデータの複数回照合機能
が正常に動作していると判断する。また、ｎ＝３と設定
すると、下位３ビット目が１に固定され、下位２ビット
目及び１ビット目がメインコントローラ１００内の受信
メモリ（受信データを記憶するメモリ）の初期値に固定
され、それ以外のビットが０に固定されているとき上記
センサデータの複数回照合機能が正常に動作していると
判断する。

【０１３０】また、メインコントローラ１００で通信エ
ラーを含むデータフレーム信号の除去が不可能な異常が
発生した場合は、図１１に示すように、設定回数Ｎが同
じでもホストコントローラ２００への入力データが正常
時とは異なるので、メインコントローラ１００ないのエ
ラー検出機能に異常が発生していることを検出すること
ができる。

【０１３１】このようにしてセンサデータの複数回照合
機能を検査する。

【０１３２】ところで、このセンサデータの複数回照合
機能を検査する際には、検査装置２０のモードを同期モ
ードにしている。このため、検査装置２０から送信する
例えば図１１に示した複数の異なるデータ内容を持つデ
ータフレーム信号の送信間隔をある程度ラフに設定して
も（図１（ａ）に示すような状態が発生しないように送
信間隔をラフに設定する。また図１（ａ）に示すような
状態の発生の可能性が考えられる場合はＦＲＳＴＯＫ信
号が入力されたときには最後のデータフレーム信号の無
送信区間のデータが送信されている状態に記憶データを
設定する。）、図１（ｂ）に示した状態の送信状態が継
続され、これにより送信側優先論理が組まれているメイ
ンコントローラ１００においては検査装置２０からのデ
ータが途中で途切れることなくデータを送受信データメ
モリ１１へ転送することができ、上記センサデータの複
数回照合機能を誤検査なく能率よくなし得る。

【０１３３】次に、図２に示したメインコントローラ１
００内の受信メモリ１４のアドレスバスＡＢＲ、送受信
データメモリ１１の送信装置１２及び受信装置１３側の
アドレスバスＡＢＭ、及び送受信データメモリ１１のホ
ストコントローラ２００側のアドレスバスＡＢＰの検査
について説明する。

【０１３４】ただし、前述したように、受信メモリ１４
はデータ幅が１ビットのメモリ、送受信データメモリ１
１はデータ幅が８ビットのメモリであり、受信メモリ１
４の出力データをＳ／Ｐ変換して送受信データメモリ１
１に記憶するため、受信メモリ１４のアドレスバスＡＢ
Ｒの下位３ビット分のデータが１バイトに相当する。す
なわち受信メモリ１４の最下位から４ビット目が送受信
データメモリ１１の最下位ビットに相当する。なお、前
述したように送信データメモリ１１に記憶される送信デ
ータおよび受信データはアドレスバスＡＢＭの最上位１
ビットの指定を区別することで送受信データメモリ１１
の異なる記憶領域に記憶されるようになっている。した
がって、以下では送信データが記憶される領域を送信デ
ータエリアといい、受信データが記憶される領域を受信
データエリアという。

【０１３５】この検査に当たっては、以下の３つの検査
を組み合わせることにより各アドレスバスの良否を検査
する。

【０１３６】・検査Ｘ…ホストコントローラ２００から
メインコントローラ１００の送受信データメモリ１１の
送信データエリア全てのアドレス（１つのアドレスに１
バイトのデータが記憶される）に同一データを書き込
み、そのデータをメインコントローラ１００の送信装置
を介して検査装置２０に送信する。この送信データを検
査装置２０の図３に示した受信側構成の比較回路６６で
調べることにより、送受信データメモリ１１の全アドレ
スに同一データが書き込まれたか否かを検査する。

【０１３７】・検査Ｙ…検査装置２０からメインコント
ローラ１００の受信メモリ１４を介して送受信データメ
モリ１１へ１バイト単位に同一データを送信する事によ
り送受信データメモリ１１の受信データエリアの全アド
レスに同一データを書き込み、正常な書き込みが行われ
ているか否かをホストコントローラ２００側で確認す
る。

【０１３８】・検査Ｚ…図１２に示すように、送受信デ
ータメモリ１１のアドレスバスＡＢＭ中の１ビットだけ
がＨでそれ以外はＬとなる（または１ビットだけがＬで
それ以外がＨとなる）ようなアドレス（例えば１（0000
0001）番地、２（00000010）番地、４（00000100）番
地、…など）に対して全て異なるデータが記憶されるよ
う検査装置２０からメインコントローラ１００へデータ
を送信し、それらの記憶が正常に行われているか否かを
ホストコントローラ２００で確認する。

【０１３９】次に、各アドレスバスＡＢＰ、ＡＢＭ、Ａ
ＢＲでの各種異常を検査する方法についてそれぞれ説明
する。

【０１４０】（１）送受信データメモリ１１のアドレス
バスＡＢＰでのショート 先ずホストコントローラ２００とメインコントローラ１
００との間のアドレスバスＡＢＰでショートによる異常
が発生した場合について図３を用いて説明する。この場
合の異常はアドレスバスＡＢＰの最下位ビットの次のビ
ットＡＢＰ1とその次のビットＡＢＰ2にショートが発生
したとする。なお、ショートの場合は片方のラインがＬ
のとき両ラインがＬになる。

【０１４１】検査Ｘでは、アドレス「２」〜「５」には
データを書き込めないので、アドレス「２」〜「５」の
データは他のアドレスのデータと異なるようになる。従
って検査装置２０では全アドレス領域から同一データを
受信できないのでこの検査においては「異常」と検出さ
れる。

【０１４２】検査Ｙでは、アドレス「２」〜「５」のデ
ータを読みだそうとした場合、実際にはアドレス「０」
または「１」のデータを読みだしてしまう。ところが、
この場合には、全てのアドレスに同一データが書き込ま
れているので、ホストコントローラ２００では「正常」
と判断する。

【０１４３】検査Ｚでは、アドレス「２」、「４」のデ
ータを読みだそうとした場合、実際にはアドレス「０」
のデータを読みだしてしまう。また、アドレス「３」、
「５」のデータを読みだそうとした場合は、アドレス
「１」のデータを読みだしてしまう。検査Ｚでは、全て
のアドレスから全て異なるデータが読み出されるべきな
ので「異常」と判断される。

【０１４４】（２）送受信データメモリ１１のアドレス
バスＡＢＭでのショート 前記同様、アドレスバスＡＢＭの最下位ビットの次のビ
ットＡＢＭ1とその次のビットＡＢＭ2にショートが発生
したとする。

【０１４５】検査Ｘでは、アドレス「２」〜「５」のデ
ータを読みだそうとした場合、実際にはアドレス「０」
または「１」のデータを読みだしてしまう。ところが、
この場合には、全てのアドレスに同一データが書き込ま
れているので、検査装置２０は「正常」と判断する。

【０１４６】検査Ｙでは、アドレス「２」〜「５」には
データを書き込めないので、アドレス「２」〜「５」の
データは他のアドレスのデータと異なるようになる。従
ってホストコントローラ２００では全アドレス領域から
同一データを受信できないのでこの検査においては「異
常」と検出される。

【０１４７】検査Ｚでは、アドレス「２」、「４」のデ
ータを読みだそうとした場合、実際にはアドレス「０」
のデータを読みだしてしまう。また、アドレス「３」、
「５」のデータを読みだそうとした場合は、アドレス
「１」のデータを読みだしてしまう。検査Ｚでは、全て
のアドレスから全て異なるデータが読み出されるべきな
ので「異常」と判断される。

【０１４８】（３）受信メモリ１４のアドレスバスＡＢ
Ｒでのショート 前述したように、受信メモリ１４のアドレスバスＡＢＲ
の下位３ビットは、送受信データメモリ１１のアドレス
ＡＢＭの１バイトに相当するため、受信メモリ１４の下
位４ビット目が送受信データメモリ１１のアドレスバス
ＡＢＭの最下位ビットに相当する。従って、このアドレ
スバスＡＢＲのショートについては、下位３ビットでシ
ョートが発生した場合とそれより上位のビットでショー
トが発生した場合に分けて説明する。

【０１４９】・アドレスバスＡＢＲの下位３ビットより
上位のビットでショートが発生した場合 この場合も、図１３を例にとり、ＡＢＲの下位５ビット
目と６ビット目にショートが発生したとする。すなわ
ち、図１３のアドレスはアドレスバスＡＢＭ換算のアド
レスである。

【０１５０】検査Ｘでは、受信メモリ１４を使用しない
から受信メモリ１４で異常が発生しても関係なく、「正
常」と判断される。

【０１５１】検査Ｙでは、受信メモリ１４のアドレス
「２」〜「５」（ＡＢＭ換算のアドレス）に書き込むべ
きデータを実際にはアドレス「０」または「１」（ＡＢ
Ｍ換算のアドレス）に書き込んでしまう。従って、これ
らアドレス「２」〜「５」のデータを送受信データメモ
リ１１に転送するとき、これらのデータはアドレス
「０」または「１」のデータを転送することになる。と
ころが、この場合には、全てのアドレスに同一データが
書き込まれているので、ホストコントローラ２００は
「正常」と判断する。

【０１５２】検査Ｚでは、受信メモリ１４のアドレス
「２」、「４」（ＡＢＭ換算のアドレス）に書き込むべ
きデータをアドレス「０」（ＡＢＭ換算のアドレス）に
書き込んでしまう。また、アドレス「３」、「５」のデ
ータをアドレス「１」に書き込んでしまう。これらのデ
ータの送受信データメモリ１１への転送のときは、図１
４に示すように、送受信データメモリ１１のアドレス
「０」、「２」、「４」には全て受信データメモリ１４
のアドレス「０」からの同じデータが書き込まれてしま
う。この場合検査Ｚでは、送信データメモリ１１のアド
レス「０」、「２」、「４」から全て異なるデータが読
み出されるべきなので「異常」と判断される。

【０１５３】・アドレスバスＡＢＲの下位３ビット内で
ショートが発生した場合 検査Ｘでは、受信メモリ１４を使用しないから受信メモ
リ１４で異常が発生しても関係なく、「正常」と判断さ
れる。

【０１５４】検査Ｙでは、以下の理由により「異常」と
判定される。

【０１５５】検査装置２０から送信する同一データを１
６進でＣ６（11000110）とし、ＡＢＲの下位２ビット目
と下位３ビット目がシュートしているとする。また、受
信メモリ１４に対しては、上位ビットから下位ビットに
向かってデータが１ビットずつ書き込まれていくとす
る。先の図１３からも判るように、本来アドレスを
「５」と指定しているときには実際にはアドレス「１」
を指定し、以下同様にアドレス「４」のときはアドレス
「０」を、アドレス「３」のときはアドレス「１」を、
アドレス「２」のときはアドレス「０」を指定してい
る。従って、図１５に示すようにアドレス「１」にはア
ドレス「５」「３」「１」が指定されたときの計３回デ
ータが書き込まれ結果的にアドレス「１」には最後に書
き込まれるアドレス「１」が指定されたときのデータ
“１”が書き込まれる。また、同様にしてアドレス
「０」には、最後に書き込まれるアドレス「０」が指定
されたときのデータ“０”が書き込まれる。

【０１５６】その後、受信メモリ１４からデータが読み
出されるときは、同様にしてアドレス「５」〜「２」か
らはデータが読み出されず、図１５に示すようにアドレ
ス「０」及び「１」からそれぞれ３回ずつデータが読み
出されることになり、最初書き込んだデータＣ６とは異
なるようになり、「異常「と判定される。

【０１５７】検査Ｚでは、以下の理由により「異常」と
判定される。各アドレスに対する異なるデータとして図
１２に示したようなデータを採用したとすると、先の図
１５に示したものと同じビット転送が行われ、結果的に
図１６に示すようなデータが各アドレスに記憶されるこ
とになる。この場合は、各アドレスに全て異なるデータ
が記憶されなくてはいけないので異常と判定される。な
お、図１６においては、ビット転送は全てのアドレスに
ついて図１５と全く同様に行われているが、図１６中に
示した矢印は結果的にデータが“０”から“１”へ、ま
たは“１”から“０”へ変化している部分のみを示し
た。

【０１５８】以上、（１）〜（３）の結果をまとめる
と、図１７の表のようになる。すなわち、検査Ｘ，Ｙ，
Ｚの検査を１通り行えば、そのどれかの検査で異常が発
生しても、その正常及び異常の組み合せを図１７の表に
照らしあわせることで、メインコントローラ１００内の
どこのアドレスバスで異常が発生しているかを特定する
ことができる。

【０１５９】次に、アドレスバスのオープン異常の検査
について説明する。

【０１６０】オープンのときは、その信号線は不定であ
り、検査時間内ではＨまたはＬに固定とみなせる。いま
下位２ビット目がオープンでＬ固定されたとすると、指
定されるアドレスは図１８のように変化する。

【０１６１】すなわち、アドレスバスのオープンのとき
も結果的には本来指定されるべきアドレスが別のアドレ
スに置きかわることはアドレスバスのショートのときと
全く同様であり、このため各アドレスバスＡＢＰ、ＡＢ
Ｍ、ＡＢＲでオープン異常が発生したときの前記検査
Ｘ、Ｙ、Ｚについての検査結果は先のショートのとき、
すなわち図１７の表に示したものと全く同じである。

【０１６２】

【発明の効果】以上説明したようにこの発明によれば、
検査装置からデータ内容の異なるデータフレーム信号を
複数個連続してメインコントローラへ送出するメインコ
ントローラの入力データ照合機能の検査の際、データ読
みだしの際、複数個のデータフレーム信号の送出が１通
り終了した際、メインコントローラから設定した回数個
のデータフレーム信号の受信が終了していないときは、
前記設定した回数の受信が終了するまで所定の同一デー
タを送出し続け、前記設定した回数の受信が終了した時
点で前記データフレーム信号の送信を再開するようにし
たので、メインコントローラから送信されるフレーム信
号と検査装置から送信するフレーム信号とを同期をとる
ことができ、メインコントローラ内の処理においてデー
タが途中で途切れるといったことがなくなり、前記入力
データ照合機能の検査を回路変更することなく誤検査な
く効率よくなし得る。

【０１６３】またこの発明によれば、３つの異なる検査
を行い、その正常・異常の関係からアドレスバスのどこ
がショートまたはオープンしているかを判定することが
できるので、検査時間を大幅に短縮することができる。

【図面の簡単な説明】

【図１】この発明の要点を概念的に示した図。

【図２】この発明の実施例を全体的に示したブロック
図。

【図３】検査装置の受信側の構成を示したブロック回路
図。

【図４】検査装置の受信側の構成例を示すブロック回路
図。

【図５】検査装置の受信側の構成例を示すブロック回路
図。

【図６】同期モード及び受信設定回数の設定レジスタを
示す図。

【図７】送信メモリの記憶内容の一例を示す図。

【図８】送信されるデータフレーム信号の一例を示す
図。

【図９】この発明の実施例を説明するタイムチャート。

【図１０】この発明の実施例を説明するタイムチャー
ト。

【図１１】入力データ照合機能を検査するためのデータ
例を示す図。

【図１２】アドレスバスの検査に用いるデータ例を示す
図。

【図１３】アドレスバスのショート異常の一例を示す
図。

【図１４】アドレスバスのショート異常の際の転送異常
を示す図。

【図１５】アドレスバスのショートの際のビット転送異
常を示す図。

【図１６】アドレスバスのショートの際のビット転送異
常を示す図。

【図１７】３つの検査とアドレスバス異常位置との対応
を示す図。

【図１８】アドレスバスのオープンのときの異常の一例
を示す図。

【図１９】直列制御装置の全体的構成を示す図。

【図２０】データフレーム信号の伝播態様を示す図。

【図２１】メインコントローラから送信される初期フレ
ーム信号を示す図。

【図２２】メインコントローラで受信される初期フレー
ム信号を示す図。

【図２３】サンプリング周期などを示す図。

【図２４】メインコントローラのメモリ回りの内部構成
を示す図。

【図２５】メインコントローラと検査装置との接続を示
す図。

【図２６】センサデータの複数回照合機能検査のときに
用いるデータの一例を示す図。

【符号の説明】

１…センサ群 ２…アクチュエータ群 １０…ノード ２０…検査装置 ３０…パーソナルコンピュータ ４４…送信メモリ １００…メインコントローラ ２００…ホストコントローラ

Claims (3)

【特許請求の範囲】
1. 【請求項１】１乃至複数のセンサ及びアクチュエータを
   接続した複数のノードをメインコントローラを含んでル
   ープ状に接続し、前記メインコントローラは第１および
   第２の特殊コードおよび前記アクチュエータへの出力デ
   ータを含むデータフレーム信号を所定周期で送出し、前
   記各ノードは当該ノードに接続されたセンサからの入力
   データを前記第１の特殊コードの後に付加し当該ノード
   に接続されたアクチュエータへの出力データを前記第２
   の特殊コードの後から抜き取るようにするとともに、前
   記メインコントローラは前記複数のノードを介して受信
   したデータフレーム信号中の前記センサの入力データが
   連続してＮ回一致したときに真の入力データとして採用
   する入力データ照合機能を有し、さらに前記メインコン
   トローラはデータ受信中にデータ送信周期になるとデー
   タ受信処理を強制終了して処理をデータ送信処理に切り
   換えるデータ送信優先機能を有する直列制御装置におい
   て、 無送信区間データを含む前記データフレーム信号の１周
   期分のデータを複数種類記憶するメモリ手段と、 このメモリ手段の読出し開始アドレスをラッチする開始
   アドレスレジスタと、 前記メモリ手段の読出し終了アドレスをラッチする終了
   アドレスレジスタと、 前記開始アドレスレジスタの出力が初期ロードされ、所
   定のクロック信号をカウントすることで前記初期ロード
   からのカウント動作を行ない、このカウント出力を前記
   メモリ手段の読み出しアドレスとして前記メモリ手段に
   出力する第１のカウンタ手段と、 この第１のカウンタ手段の出力と前記終了アドレスレジ
   スタの出力を比較し、比較結果が一致する度に第１の一
   致信号を出力する第１の比較手段と、 前記メインコントローラからの受信フレームの個数をカ
   ウントする第２のカウンタ手段と、 同期処理用の受信フレームの個数を設定する受信個数設
   定手段と、 前記第２のカウンタ手段の出力と前記受信個数設定手段
   の設定個数を比較し、比較結果が一致する度に第２の一
   致信号を出力する第２の比較手段と、 前記メモリ手段の読み出しの際、複数の異なる入力デー
   タ内容を持つデータフレーム信号が連続して送信される
   よう前記読み出し開始アドレスおよび読み出し終了アド
   レスを前記開始アドレスレジスタおよび終了アドレスレ
   ジスタに設定する制御手段と、 前記メモリ手段の出力を前記メインコントローラに送信
   する送信手段と、 前記メモリ手段からの読みだしの際、前記第１の比較手
   段から第１の一致信号が出力されたとき前記第２の比較
   手段から第２の一致信号が出力されていない場合は前記
   第２の一致信号が出力されるまで所定の同一アドレスの
   データを前記メモリ手段から読みだすとともに、前記第
   ２の一致信号が出力されると前記開始アドレスからのデ
   ータ読みだしを再開させる第１の同期制御手段と、 前記前記第１の一致信号が出力されていない状態のとき
   に前記第２の一致信号が出力された場合、データ読みだ
   しを中断するとともに前記開始アドレスからのデータ読
   みだしを再開させる第２の同期制御手段と、 を有する送信装置を具え、 前記メインコントローラでの入力データ照合結果を受信
   するとととともに、メインコントローラでの前記入力デ
   ータ照合機能の照合回数Ｎを可変しながら前記入力デー
   タ照合機能を検査するようにしたことを特徴とする直列
   制御装置の検査装置。
2. 【請求項２】前記所定の同一アドレスは前記終了アドレ
   スレジスタの設定値である請求項１記載の直列制御装置
   の検査装置。
3. 【請求項３】受信したシリアルデータを記憶する受信メ
   モリを有する受信手段と、この受信メモリのシリアルデ
   ータをシリアル／パラレル変換するシリアル／パラレル
   変換手段と、前記シリアル／パラレル変換された受信デ
   ータが書き込まれると共に記憶されたパラレルデータの
   送信データが読み出される送受信メモリと、送受信メモ
   リから読み出されたデータをシリアルデータに変換して
   送出する送信手段とを有するメインコントローラと、 前記送受信メモリに記憶する送信データを前記メインコ
   ントローラへ出力するとともに前記送受信メモリに書き
   込まれた受信データが入力されるホストコントローラと
   を具え、前記受信メモリのアドレスバス、前記送受信メ
   モリのホストコントローラ側のアドレスバスおよび前記
   送受信メモリの前記送信手段及び受信手段側のアドレス
   バスの異常を検査する直列制御装置の検査装置におい
   て、 前記メインコントローラの送信手段の送信データを受信
   すると共に前記メインコントローラの受信メモリへデー
   タを送信する検査手段をメインコントローラへ接続する
   と共に、 前記ホストコントローラからメインコントローラの送受
   信メモリの全てのアドレスに同一データを書き込み、そ
   のデータをメインコントローラの送信手段を介して検査
   装置に送信し、前記検査手段で送受信メモリの全アドレ
   スに同一データが書き込まれたか否かを検査する第１の
   検査と、 検査手段からメインコントローラの受信メモリを介して
   送受信メモリへ同一データを送信する事により送受信メ
   モリの全アドレスに同一データを書き込み、正常な書き
   込みが行われているか否かをホストコントローラで検査
   する第２の検査と、 送受信メモリのアドレスバス中の１ビットだけが他のビ
   ットとは異なる出力状態となるようなアドレスに対して
   全て異なるデータが記憶されるよう検査手段からメイン
   コントローラへデータを送信し、それらの記憶が正常に
   行われているか否かをホストコントローラで検査する第
   ３の検査とを実行し、前記第１、第２及び第３の検査の
   検査結果に基ずき前記受信メモリのアドレスバス、前記
   送受信メモリのホストコントローラ側のアドレスバスお
   よび前記送受信メモリの前記送信手段及び受信手段側の
   アドレスバスのいずれで異常が発生ているかを検査する
   様にしたことを特徴とする直列制御装置の検査装置。