JPH0568098B2

JPH0568098B2 -

Info

Publication number: JPH0568098B2
Application number: JP63176720A
Authority: JP
Inventors: Shuichi Samata; Morya Myashita
Original assignee: Tokyo Shibaura Electric Co Ltd
Current assignee: Toshiba Corp
Priority date: 1988-07-15
Filing date: 1988-07-15
Publication date: 1993-09-28
Also published as: JPH0227717A

Description

【発明の詳細な説明】［発明の目的］（産業上の利用分野）この発明は電極取り出し方法を改良した半導体
装置の製造方法に関する。

（従来の技術）半導体集積回路における電極取り出し技術とし
てダイレクト・コンタクト技術が知られている。
第４図はダイレクト・コンタクト技術を用いて製
造された従来の半導体装置の断面図である。この
半導体装置はスタテイクRAM、マスクROM等
でメモリセルとして使用されるMOSトランジス
タのドレイン部分を抜出して示すものである。こ
の装置は、Ｐ型基板８１の表面領域にドレインと
なるＮ型拡散領域８２を形成した後、基板８１上
に絶縁膜８３を堆積し、この絶縁膜８３に対して
開口部を形成し、さりにCVD法（化学的気相成
長法）により全面に多結晶シリコン層を堆積し、
これをパターニングして配線８４を形成すること
により製造される。しかし、この方法では多結晶
シリコン層による配線８４とドレイン８２との間
の電気的抵抗を十分に低減させることは困難であ
る。

そこで、従来では電気的抵抗を一層低減できる
ものとして、第５図の断面図に示すような工程の
方法が提案されている。すなわち、まず、Ｐ型基
板８１の表面領域にドレインとしてのＮ型拡散領
域８２を形成した後、基板８１上に絶縁膜８３を
堆積し、この絶縁膜８３に対して開口部８５を形
成する（第５図ａ）。次に、選択エピタキシヤル
成長法により上記開口部８５内を不純物が導入さ
れた単結晶シリコン層８６で埋める（第５図ｂ）。
この後、全面に多結晶シリコン層を堆積し、これ
をパターニングして配線８７を形成する（第５図
ｃ）。

このような方法によれば、不純物が導入された
低抵抗の単結晶シリコン層８６が介在するため、
ドレイン８２と配線８７との間の電気的抵抗を低
減させることができる。しかし、選択エピタキシ
ヤル成長法により単結晶シリコン層を形成するこ
とは、絶縁膜上のシリコンの析出防止や析出した
シリコンの除去が問題となる。すなわち、反応ガ
ス濃度や温度等の成長パラメータや反応室内の清
浄度が十分に管理された理想的な状態では絶縁膜
上のシリコンの析出は問題にならないレベルとな
る。しかし、連続して選択エピタキシヤル成長を
行なうと、この理想的な状態が維持できなくなる
場合がある。このような場合には絶縁膜上にシリ
コンが析出し、このシリコンによつて配線間の短
絡が引き起こされ、半導体装置の製造歩留りの大
幅な低下が引き起こされる。また、選択エピタキ
シヤル成長後、引き続き同一反応炉で多結晶シリ
コン層を形成することは、多結晶シリコン層とド
レインとの間の電気的抵抗を大幅に減少させるこ
とが可能であるが、選択成長時に絶縁膜上に析出
し、さらにその上に多結晶シリコンが堆積される
ことによつて形成される突出部の平坦化または除
去が困難であり、問題となつている。

また、第６図はダイレクト・コンタクト技術を
用いて製造された従来の他の半導体装置の断面図
である。この半導体装置はダイナミツクRAMで
メモリセルとして使用されるMOSトランジスタ
のドレイン部分を抜出して示すものであり、Ｐ型
基板９１の表面領域にＮ型拡散領域からなるドレ
イン９２を形成した後、基板９１上に絶縁膜９３
及びBPSG膜（ボロン・リン・シリコンガラス
膜）９４を順次堆積し、これら絶縁膜９３及び
BPSG膜９４に対して開口部を形成し、さらに選
択エピタキシヤル成長法により上記開口部内を不
純物が導入された単結晶シリコン層９５で埋め
る。この後、アルミニウムとシリコンの合金層を
堆積し、これをパターニングして配線９６を形成
するものである。

ところで、この方法では、選択エピタキシヤル
成長法により開口部内を単結晶シリコン層９５で
埋め込む工程の際に、数μｍのダストが表面に付
着する。このダストの発生源はエピタキシヤル成
長装置の内壁に堆積しているシリコンの薄膜や、
装置の内壁を構成しているシリコン酸化膜自体で
ある。通常、選択エピタキシヤル成長は減圧され
た容器内で行なわれるため、空気の排気、供給の
際に上記シリコンの薄膜やシリコン酸化膜が剥が
れて舞い易く、それがBPSG膜９４の表面に付着
する。なおかつ、選択エピタキシヤル成長中は基
板を900℃程度に加熱するため、BPSG膜９４が
溶解し、その表面に付着したダストはより一層強
固に膜中もしくは膜上に固着することになる。従
つて、単結晶シリコン層９５の選択エピタキシヤ
ル成長に引き続くアルミニウムとシリコンの合金
層の堆積に際に、下地膜であるBPSG膜９５に強
固に付着したダストは配線９６の短絡を増大させ
る。一般的には配線間隔の1/10以上の粒径のダス
トが短絡を引き起こすといわれており、素子の集
積化が増大するにつれて深刻な問題となつてい
る。

（発明が解決しようとする課題）このように従来の方法では、選択エピタキシヤ
ル成長法によつてダイレクト・コンタクト部を形
成する際に、絶縁膜上のシリコンの析出やダスト
の付着により配線の短絡が発生し、製造歩留りが
低下するという欠点がある。

この発明は上記のような事情を考慮してなされ
たものであり、その目的は、配線の短絡による製
造歩留りの低下を防止することができる半導体装
置の製造方法を提供することにある。

［発明の構成］（課題を解決するための手段）この発明の半導体装置の製造方法は、第１導電
型のシリコン半導体基体の表面領域に第１導電型
もしくは第２導電型の拡散領域を選択的に形成す
る工程と、上記基体上に第１の絶縁膜、第１のシ
リコン層及び第２の絶縁膜を順次形成する工程
と、上記第１の絶縁膜、第１のシリコン層及び第
２の絶縁膜に対し上記拡散領域の表面に通じる開
口部を形成する工程と、選択気相成長法により上
記開口部内に第２のシリコン層を形成する工程
と、上記第２の絶縁膜を除去する工程とを具備し
たこと特徴とする。

（作用）この発明の方法では、選択気相成長法によりシ
リコン層を形成した後に表面の絶縁膜を除去する
ことによつてダストが付着している膜そのものを
取去る。

（実施例）以下、図面を参照してこの発明を実施例により
説明する。

第１図ａないしｅはこの発明の途中で考えられ
た半導体装置の製造方法を、スタテイクRAM、
マスクROM等でメモリセルとして使用される
MOSトランジスタの製造に用いた場合の工程を
順次示す断面図である。

まず、通常のLOCOS法により例えば比抵抗が
1Ω・cmのＰ型のシリコン半導体基板１１にフイ
ールド酸化膜１２を選択的に形成して素子分離を
行ない、それぞれ分離された素子領域内の基板表
面上にゲート酸化膜１３及び多結晶シリコン層で
構成されたゲート電極１４を形成し、さらにフイ
ールド酸化膜１２とゲート電極１４とをマスクに
用いたイオン注入法もしくは拡散法により基板の
表面領域にＮ型拡散領域からなるソース１５、ド
レイン１６を形成する。次にCVD法（化学的気
相成長法）より全面にシリコン酸化膜１７を例え
ば3000Åの厚みで堆積し、さらにその上にBPSG
膜（ボロン・リン・シリコンガラス膜）１８を例
えば7000Åの厚みで堆積する。そして、この後、
上記BPSG膜１８の表面をPOcl₃の雰囲気中で例
えば950℃で60分間アニールすることにより表面
を平坦化する（第１図ａ）。

次に、上記BPSG膜１８上にＢ（ホウ素）やＰ
（リン）等の不純物を含まないシリコン酸化膜１
９をCVD法により例えば1000Åの厚みで堆積す
る（第１図ｂ）。

次に周知のPEP工程（写真蝕刻工程）により、
上記シリコン酸化膜１、BPSG膜１８及びシリコ
ン酸化膜１７からなる積層膜に対し、上記ソース
１５、ドレイン１６それぞれの表面に通じるコン
タクトホール２０，２１を開口する（第１図ｃ）。

次に選択エピタキシヤル成長法により、上記両
コンタクトホール２０，２１の内部を不純物がド
ープされた単結晶シリコン層２２，２３で埋め
る。このときの成長条件は、例えばH₂ガスを100
／分、SiH₂cl₂ガスを400ml／分、Hclガスを１
／分、ドーピングガスとしてのPH₃ガスを10
ml／分、それぞれの流量で反応室に供給し、反応
室の全圧力は100Torrの減圧状態とし、かつ反応
室の温度を900℃に設定した。900℃の温度で選択
エピタキシヤル成長を行なうと、ドーピングガス
中に含まれる不純物のＰ（リン）は基板１１にも
拡散される（第１図ｄ）。

上記単結晶シリコン層２２，２３の形成後、基
板全体を周波数0.9MHz、出力500Wの超音波洗浄
を行なう。なお、洗浄液としては純水等が使用可
能である。

次に全面に１％のシリコンを含むアルミニウム
からなる合金層を例えば7000Åの厚みに堆積し、
これをパターニングして前記コンタクトホールに
埋め込まれた単結晶シリコン層２２，２３それぞ
れの表面と電気的に接続されたソース配線２４及
びドレイン配線２５を形成する（第１図ｅ）。

ところで、上記シリコン酸化膜１９は800℃〜
1000℃の範囲の温度では溶解しない。このため、
エピタキシヤル成長時にエピタキシヤル成長装置
の内壁に堆積しているシリコンの薄膜や、装置の
内壁を構成しているシリコン酸化膜自体が剥が
れ、これがシリコン酸化膜１９の表面に付着して
も、選択エピタキシヤル成長中の温度ではこのシ
リコン酸化膜１９は溶解せずに、ダストは単にそ
の表面に付着している状態になつている。このた
め、その後、超音波洗浄を行なうことによつて上
記ダストが除去され、合金層の堆積の際に、下地
膜であるシリコン酸化膜１９に付着したダストが
原因による配線の短絡を減少させることができ
る。例えば、1.2μｍの設計基準（デザインルー
ル）で配線を形成した場合、従来方法では配線の
歩留りが88％程度であつたものが、この方法では
93％以上に向上した。なお、この方法ではBPSG
膜１８のアニール後にシリコン酸化膜１９を堆積
しているが、これは要するに選択エピタキシヤル
成長の際に溶解しないような絶縁膜であればどの
ようなものでも使用することができ、例えばシリ
コン酸化膜の他に不純物濃度が制御されたBPSG
膜、PSG膜（リン・シリコンガラス膜）、BSG膜
（ボロン・シリコンガラス膜）あるいはSiN膜
（窒化シリコン膜）等が使用可能である。

第２図ａないしｅはこの発明の途中で考えられ
た半導体装置の製造方法を、上記第１図の製造方
法と同様にスタテイクRAM、マスクROM等で
メモリセルとして使用されるMOSトランジスタ
の製造に用いた場合の工程を順次示す断面図であ
る。

まず、通常のLOCOS法により例えば比抵抗が
1Ω・cmのＰ型シリコン半導体基板３１にフイー
ルド酸化膜３２を選択的に形成して素子分離を行
ない、それぞれ分離された素子領域内の基板表面
上にゲート酸化膜３３及び多結晶シリコン層で構
成されたゲート電極３４を形成し、さらにフイー
ルド酸化膜３２とゲート電極３４とをマスクに用
いたイオン注入法もしくは拡散法により基板の表
面領域にＮ型拡散領域からなるソース３５、ドレ
イン３６を形成する。次にCVD法（化学的気相
成長法）より全面にシリコン酸化膜３７を例えば
3000Åの厚みで堆積し、さらにその上にBPSG膜
（ボロン・リン・シリコンガラス膜）３８を例え
ば7000Åの厚みで堆積する。そして、この後、上
記BPSG膜３８の表面をPOcl₃の雰囲気中で例え
ば950℃で60分間アニールすることにより表面を
平坦化し、続いて窒化シリコン膜３９をCVD法
により例えば2000Åの厚みに堆積し、さらにその
上にBPSG膜４０を例えば1000Åの厚みで堆積す
る（第２図ａ）。

次に周知のPEP工程（写真蝕刻工程）により、
上記BPSG膜４０、窒化シリコン３９、BPSG膜
３８及びシリコン酸化膜３７からなる積層膜に対
し、上記ソース３５、ドレイン３６それぞれの表
面に通じるコンタクトホール４１，４２を開口す
る（第２図ｂ）。

次に選択エピタキシヤル成長法により、上記両
コンタクトホール４１，４２の内部を不純物がド
ープされた単結晶シリコン層４３，４４で埋め
る。このときの成長条件は、例えばH₂ガスを100
／分、SiH₂cl₂ガスを400ml／分、Hclガスを１
／分、ドーピングガスとしてのPH₃ガスを10
ml／分、それぞれの流量で反応室に供給し、反応
室の全圧力は100Torrの減圧状態とし、かつ反応
室の温度を900℃に設定した。900℃の温度で選択
エピタキシヤル成長を行なうと、ドーピングガス
中に含まれる不純物のＰ（リン）は基板３１にも
拡散される（第２図ｃ）。

上記単結晶シリコン層４３，４４の形成後、弗
化水素酸（HF）溶液により基板最上面のBPSG
膜４０を除去する（第２図ｄ）。

次に全面に１％のシリコンを含むアルミニウム
からなる合金層を例えば7000Åの厚みに堆積し、
これをパターニングして前記コンタクトホールに
埋め込まれた単結晶シリコン層４３，４４それぞ
れの表面と電気的に接続されたソース配線４５及
びドレイン配線４６を形成する（第２図ｅ）。

この方法によれば、エピタキシヤル成長時にエ
ピタキシヤル成長装置の内壁に堆積しているシリ
コンの薄膜や、装置の内壁を構成しているシリコ
ン酸化膜自体が剥がれ、これがBPSG膜４０の表
面に付着すると共に選択エピタキシヤル成長によ
るシリコンが析出する。そして、選択エピタキシ
ヤル成長中の温度でこのBPSG膜４０が溶解し、
ダストがその表面に固着する。しかし、この次の
工程でこのBPSG膜４０を除去するようにしてい
るので、合金層の堆積の際に、下地膜である窒化
シリコン膜３９にはダストや析出したシリコンが
ほとんど付着せず、これらが原因となる配線のの
短絡を減少させることができる。

なお、この方法においても、BPSG膜４０を除
去した後に基板全体を周波数0.9MHz、出力500W
の超音波洗浄を行なうことによつて、合金層の堆
積の際の下地膜である窒化シリコン膜３９の表面
をより洗浄することができる。

次にこの発明の実施例を説明する。

第３図ａないしｄはこの発明を、ダイナミツク
RAMのメモリセルの製造に実施した場合の工程
を順次示す断面図である。

まず、通常のLOCOS法により例えば比抵抗が
1Ω・cmのＰ型シリコン半導体基板５１にフイー
ルド酸化膜５２を選択的に形成して素子分離を行
ない、それぞれ分離された素子領域内の基板表面
上にキヤパシタ用のN^-型拡散領域５３を形成し、
さらにキヤパシタ用のシリコン酸化膜５４及び多
結晶シリコン層で構成されたキヤパシタプレート
電極５５、ゲート酸化膜５６及び多結晶シリコン
層で構成されたゲート電極５７を形成し、さらに
フイールド酸化膜５２、キヤパシタプレート電極
５５及びゲート電極５７をマスクに用いたイオン
注入法もしくは拡散法により基板の表面領域にＮ
型拡散領域からなるソース５８、ドレイン５９を
形成する。次にCVD法より全面にシリコン酸化
膜６０を例えば5000Åの厚みで、多結晶シリコン
膜６１を例えば7000Åの厚みで、シリコン酸化膜
６２を1000Åの厚みで順次堆積する（第３図ａ）。

次に周知のPEP工程により、上記シリコン酸
化膜６２、多結晶シリコン膜６１及びシリコン酸
化膜６０からなる積層膜に対し、上記ドレイン５
９の表面に通じるコンタクトホール６３を開口す
る（第３図ｂ）。

次に選択エピタキシヤル成長法により、上記コ
ンタクトホール６３の内部を不純物がドープされ
た単結晶シリコン層６４で埋める。このときの成
長条件は、例えばH₂ガスを100／分、SiH₂cl₂
ガスを400ml／分、Hclガスを１／分、ドーピ
ングガスとしてのPH₃ガスを10ml／分、それぞれ
の流量で反応室に供給し、反応室の全圧力は
100Torrの減圧状態とし、かつ反応室の温度を
900℃に設定した。900℃の温度で選択エピタキシ
ヤル成長を行なうと、ドーピングガス中に含まれ
る不純物のＰ（リン）は基板５１にも拡散される
（第３図ｃ）。

上記単結晶シリコン層６４の形成後に、上記シ
リコン酸化膜６２を弗化水素酸溶液により除去
し、これによつて露出した多結晶シリコン層６１
をPEP工程によつてパターニングして前記コン
タクトホールに埋め込まれた単結晶シリコン層６
４と電気的に接続されたドレイン配線６５を形成
する。（第３図ｄ）。

この方法でも、表面にダストが付着したり、シ
リコンが析出したシリコン酸化膜６２を除去する
ようにしているので、これらが原因となる配線の
短絡を減少させることができる。

なお、この実施例においても、シリコン酸化膜
６２を除去した後に基板全体を周波数0.4〜4M
Hz、出力500Wの超音波洗浄を行なうようにして
もよい。すなわち、シリコン酸化膜６２を弗化水
素酸溶液で除去すると、多結晶シリコン層６１の
表面が疎水性となり、一度遊離したシリコン析出
粒子がこの多結晶シリコン層６１の表面に再付着
することが考えられる。このため、シリコン酸化
膜６２の除去後に超音波洗浄を行なうことによ
り、多結晶シリコン層６１の表面に再付着したシ
リコン析出粒子をほぼ完全に除去することができ
る。

なお、上記実施例ではシリコン酸化膜６２の代
わりに厚みが500Åの窒化シリコン膜等を使用す
ることができる。

上記第３図の実施例の方法で製造されたメモリ
セルの特性を評価したところ、1μｍ四方の面積
のコンタクト部分における接触抵抗は50Ω以下と
なつた。これに対して前記第６図を用いて説明し
た従来方法で形成された装置ではこれの約10倍の
抵抗であつた。

一方、製造歩留りについては、この実施例方法
の場合には90％以上の値が得られたが、従来方法
の場合には10％以下と極端に低い値であつた。

また、この実施例ではシリコン酸化膜６２を除
去した後に比較的高い周波数で超音波洗浄を行な
うことにより良好な特性を有する半導体装置を製
造することができた。すなわち、単結晶シリコン
層６４の形成後に行なう超音波洗浄の周波数が低
いと、この単結晶シリコン層６４の表面に欠陥が
入り、その後の工程でこの欠陥がＮ型のドレイン
５９のＰ型の基板５１との間のPN接合界面にま
で達する。これにより、上記PN接合におけるリ
ーク電流の値は増加する。ところが、超音波洗浄
の際の周波数を高く設定しておけば、上記の欠陥
の発生を防止することができ、PN接合における
リーク電流の発生を抑制することができる。

なお、この発明は上記実施例に限定されるもの
ではなく種々の変形が可能であることはいうまで
もない。例えば上記各実施例ではMOSトランジ
スタをＰ型の基板上に形成する場合について説明
したが、これはＮ基板内に設けられたＰウエル領
域内に形成するようにしてもよいことはもちろん
である。さらに、実施例ではＮチヤネルのMOS
トランジスタを製造する場合について説明した
が、これはＰチヤネルのMOSトランジスタの製
造にも容易に実施することができる。

また、上記実施例ではこの発明をMOSトラン
ジスタもしくはMOSトランジスタを含むダイナ
ミツク型メモリセルの製造方法を実施した場合に
ついて説明したが、これはその他の半導体装置に
も容易に実施することができる。

さらに上記実施例では選択成長したシリコン層
に対する不純物のドーピングをPH₃ガスを用いて
行なう場合について説明したが、これはその他の
方法、例えば選択成長後にイオン注入等の方法を
用いて不純物のドーピングを行なうようにしても
よい。

［発明の効果］以上説明したようにこの発明によれば、配線の
短絡による製造歩留りの低下を防止することがで
きる半導体装置の製造方法を提供することができ
る。

【図面の簡単な説明】

第１図はこの発明の途中で考えられた半導体装
置の製造方法による工程を順次示す断面図、第２
図は同じくこの発明の途中で考えられた半導体装
置の製造方法による工程を順次示す断面図、第３
図はこの発明の実施例の方法による工程を順次示
す断面図、第４図は従来の半導体装置の断面図、
第５図は従来方法による工程を示す断面図、第６
図は従来の他の半導体装置の断面図である。１１，３１，５１……Ｐ型シリコン半導体基
板、１２，３２，５２……フイールド酸化膜、１
３，３３，５６……ゲート酸化膜、１４，３４，
５７……ゲート電極、１５，３５，５８……ソー
ス、１６，３６，５９……ドレイン、１７，１
９，３７，６０，６２……シリコン酸化膜、１
８，３８，４０……BPSG膜（ボロン・リン・シ
リコンガラス膜）、２０，２１，４１，４２……
コンタクトホール、２２，２３，４３，４４……
単結晶シリコン層、２４，４５……ソース配線、
２５，４６……ドレイン配線、３９……窒化シリ
コン膜、５３……N^-型拡散領域、５４……キヤ
パシタ用のシリコン酸化膜、５５……キヤパシタ
プレート電極、６１……多結晶シリコン膜。

Claims

【特許請求の範囲】１第１導電型のシリコン半導体基体の表面領域
に第１導電型もしくは第２導電型の拡散領域を選
択的に形成する工程と、上記基体上に第１の絶縁膜、第１のシリコン膜
及び第２の絶縁膜を順次形成する工程と、上記第１の絶縁膜、第１のシリコン膜及び第２
の絶縁膜に対し上記拡散領域の表面に通じる開口
部を形成する工程と、選択気相成長法により上記開口部内に第２のシ
リコン膜を形成する工程と、上記第２の絶縁膜を除去する工程とを具備したことを特徴とする半導体装置の製造方
法。２前記第２の絶縁膜を除去した後に、周波数が
0.4〜4MHzで超音波洗浄を行うようにした請求項
１記載の半導体装置の製造方法。