JPH1050820A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JPH1050820A JPH1050820A JP20396396A JP20396396A JPH1050820A JP H1050820 A JPH1050820 A JP H1050820A JP 20396396 A JP20396396 A JP 20396396A JP 20396396 A JP20396396 A JP 20396396A JP H1050820 A JPH1050820 A JP H1050820A
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 63
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 20
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 61
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 61
- 239000010703 silicon Substances 0.000 claims abstract description 61
- 239000000758 substrate Substances 0.000 claims abstract description 56
- 238000009792 diffusion process Methods 0.000 claims abstract description 25
- 239000012535 impurity Substances 0.000 claims description 18
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 claims description 12
- 229910052796 boron Inorganic materials 0.000 claims description 12
- 238000001039 wet etching Methods 0.000 claims description 8
- 239000000126 substance Substances 0.000 claims description 6
- 238000005498 polishing Methods 0.000 claims description 4
- 239000012670 alkaline solution Substances 0.000 claims description 2
- 239000005380 borophosphosilicate glass Substances 0.000 claims 1
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 abstract description 35
- 229910021420 polycrystalline silicon Inorganic materials 0.000 abstract description 28
- 239000000377 silicon dioxide Substances 0.000 abstract description 17
- 235000012239 silicon dioxide Nutrition 0.000 abstract description 17
- 238000011109 contamination Methods 0.000 abstract description 9
- 230000000694 effects Effects 0.000 abstract description 9
- 238000005247 gettering Methods 0.000 abstract description 6
- 238000003860 storage Methods 0.000 abstract description 4
- 229910021419 crystalline silicon Inorganic materials 0.000 abstract 2
- 238000000034 method Methods 0.000 description 31
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 24
- 238000002955 isolation Methods 0.000 description 20
- 239000013078 crystal Substances 0.000 description 16
- 229910052751 metal Inorganic materials 0.000 description 13
- 239000002184 metal Substances 0.000 description 13
- 229910052581 Si3N4 Inorganic materials 0.000 description 8
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 8
- 238000005530 etching Methods 0.000 description 7
- 238000005229 chemical vapour deposition Methods 0.000 description 6
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 4
- 125000004429 atom Chemical group 0.000 description 4
- 229910052698 phosphorus Inorganic materials 0.000 description 4
- 239000011574 phosphorus Substances 0.000 description 4
- KWYUFKZDYYNOTN-UHFFFAOYSA-M Potassium hydroxide Chemical compound [OH-].[K+] KWYUFKZDYYNOTN-UHFFFAOYSA-M 0.000 description 3
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 3
- 229910052785 arsenic Inorganic materials 0.000 description 3
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 3
- 150000002500 ions Chemical class 0.000 description 3
- 230000003647 oxidation Effects 0.000 description 3
- 238000007254 oxidation reaction Methods 0.000 description 3
- 230000015556 catabolic process Effects 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 239000007789 gas Substances 0.000 description 2
- 230000006698 induction Effects 0.000 description 2
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 2
- 239000000243 solution Substances 0.000 description 2
- 238000000927 vapour-phase epitaxy Methods 0.000 description 2
- 241000293849 Cordylanthus Species 0.000 description 1
- 229910003902 SiCl 4 Inorganic materials 0.000 description 1
- BLRPTPMANUNPDV-UHFFFAOYSA-N Silane Chemical compound [SiH4] BLRPTPMANUNPDV-UHFFFAOYSA-N 0.000 description 1
- 239000003513 alkali Substances 0.000 description 1
- 229910045601 alloy Inorganic materials 0.000 description 1
- 239000000956 alloy Substances 0.000 description 1
- 239000002585 base Substances 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 238000002425 crystallisation Methods 0.000 description 1
- 230000008025 crystallization Effects 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- ZOCHARZZJNPSEU-UHFFFAOYSA-N diboron Chemical compound B#B ZOCHARZZJNPSEU-UHFFFAOYSA-N 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- BHEPBYXIRTUNPN-UHFFFAOYSA-N hydridophosphorus(.) (triplet) Chemical compound [PH] BHEPBYXIRTUNPN-UHFFFAOYSA-N 0.000 description 1
- 229910052739 hydrogen Inorganic materials 0.000 description 1
- 239000001257 hydrogen Substances 0.000 description 1
- 125000004435 hydrogen atom Chemical class [H]* 0.000 description 1
- 239000007943 implant Substances 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 230000000149 penetrating effect Effects 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 239000002994 raw material Substances 0.000 description 1
- 239000005368 silicate glass Substances 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
- 238000000992 sputter etching Methods 0.000 description 1
- 239000012808 vapor phase Substances 0.000 description 1
- 238000001947 vapour-phase growth Methods 0.000 description 1
Landscapes
- Element Separation (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】
【課題】 特性的および製造プロセス的に優れたフィー
ルドシールド素子分離構造を有する半導体装置およびそ
の製造方法を提供する。 【解決手段】 比抵抗が５／１０００〜５０／１０００
Ω・cmの高濃度Ｐ型単結晶シリコン基板２３と、基板２
３上の活性領域３９間を絶縁分離するフィールドシール
ド部２４と、その上面がフィールドシールド部２４の上
面と略同じ高さである比抵抗が０．５〜１５Ω・cmの単
結晶シリコンエピタキシャル層２５ａと、シリコンエピ
タキシャル層２５ａ上に形成されたＭＯＳトランジスタ
２６を有している。さらに、中間絶縁膜としてＢＰＳＧ
膜２７が設けられ、ＢＰＳＧ膜２７上にＡｌ配線２８が
設けられている。
ルドシールド素子分離構造を有する半導体装置およびそ
の製造方法を提供する。 【解決手段】 比抵抗が５／１０００〜５０／１０００
Ω・cmの高濃度Ｐ型単結晶シリコン基板２３と、基板２
３上の活性領域３９間を絶縁分離するフィールドシール
ド部２４と、その上面がフィールドシールド部２４の上
面と略同じ高さである比抵抗が０．５〜１５Ω・cmの単
結晶シリコンエピタキシャル層２５ａと、シリコンエピ
タキシャル層２５ａ上に形成されたＭＯＳトランジスタ
２６を有している。さらに、中間絶縁膜としてＢＰＳＧ
膜２７が設けられ、ＢＰＳＧ膜２７上にＡｌ配線２８が
設けられている。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置および
その製造方法に関し、特に、素子分離手段の一つである
フィールドシールド素子分離構造とその形成方法に関す
るものである。
その製造方法に関し、特に、素子分離手段の一つである
フィールドシールド素子分離構造とその形成方法に関す
るものである。
【０００２】
【従来の技術】シリコンを半導体基板として使用した半
導体装置においては、素子分離法として、従来からＬＯ
ＣＯＳ（Local Oxidation of Silicon）法がよく用いら
れてきた。ところが、ＬＯＣＯＳ法では活性領域に向か
って横方向に成長するバーズビークが微細化の障害とな
るため、近年、他の技術、特にフィールドシールド素子
分離技術が注目されてきている。フィールドシールド素
子分離技術とは、半導体素子を形成する活性領域の間に
フィールドシールド絶縁膜とフィールドシールド電極か
らなる一つのＭＯＳ構造を形成し、フィールドシールド
電極をある基準電位に固定することにより、基板表面に
寄生チャネルが生じることを防止して活性領域間の絶縁
分離を行うというものである。
導体装置においては、素子分離法として、従来からＬＯ
ＣＯＳ（Local Oxidation of Silicon）法がよく用いら
れてきた。ところが、ＬＯＣＯＳ法では活性領域に向か
って横方向に成長するバーズビークが微細化の障害とな
るため、近年、他の技術、特にフィールドシールド素子
分離技術が注目されてきている。フィールドシールド素
子分離技術とは、半導体素子を形成する活性領域の間に
フィールドシールド絶縁膜とフィールドシールド電極か
らなる一つのＭＯＳ構造を形成し、フィールドシールド
電極をある基準電位に固定することにより、基板表面に
寄生チャネルが生じることを防止して活性領域間の絶縁
分離を行うというものである。
【０００３】例えば、特開昭６２−１６２３５３号公報
には、フィールドシールド素子分離構造を有する半導体
装置およびその製造方法が開示されている。以下、その
半導体装置およびその製造方法について図４を用いて説
明する。まず、Ｐ型シリコン基板１上に熱酸化法等によ
り二酸化シリコン膜２を形成する。そして、二酸化シリ
コン膜２上に減圧ＣＶＤ（Chemical Vapor Deposition,
以下、ＣＶＤと記す）法等により多結晶シリコン膜を形
成し、その上にＣＶＤ法等により二酸化シリコン膜を新
たに形成した後、これら二酸化シリコン膜、多結晶シリ
コン膜を選択的にエッチングする。すると、エッチング
後に残った多結晶シリコン膜がフィールド電極部３とな
り、二酸化シリコン膜がフィールド電極部３を覆う絶縁
膜４となって、フィールドシールド部５が形成される。
ここで、フィールドシールド部５に挟まれ、二酸化シリ
コン膜、多結晶シリコン膜が選択的にエッチングされた
領域が活性領域６となる。
には、フィールドシールド素子分離構造を有する半導体
装置およびその製造方法が開示されている。以下、その
半導体装置およびその製造方法について図４を用いて説
明する。まず、Ｐ型シリコン基板１上に熱酸化法等によ
り二酸化シリコン膜２を形成する。そして、二酸化シリ
コン膜２上に減圧ＣＶＤ（Chemical Vapor Deposition,
以下、ＣＶＤと記す）法等により多結晶シリコン膜を形
成し、その上にＣＶＤ法等により二酸化シリコン膜を新
たに形成した後、これら二酸化シリコン膜、多結晶シリ
コン膜を選択的にエッチングする。すると、エッチング
後に残った多結晶シリコン膜がフィールド電極部３とな
り、二酸化シリコン膜がフィールド電極部３を覆う絶縁
膜４となって、フィールドシールド部５が形成される。
ここで、フィールドシールド部５に挟まれ、二酸化シリ
コン膜、多結晶シリコン膜が選択的にエッチングされた
領域が活性領域６となる。
【０００４】次に、二酸化シリコン膜、多結晶シリコン
膜、二酸化シリコン膜が順次積層されてなるゲート電極
部７を活性領域６上に形成した後、このゲート電極部７
をマスクとしてリンやヒ素等のｎ型不純物イオンを注入
し、活性領域６内のＰ型シリコン基板１上にＮ+ 型拡散
層８を形成する。このＮ+ 型拡散層８がＭＯＳトランジ
スタのソース・ドレインとなる。そして、Ｎ+ 型拡散層
８上に二酸化シリコン膜９を形成し、フィールドシール
ド部５の絶縁膜４上にゲート電極と同層の多結晶シリコ
ン膜からなる電極配線１０を形成した後、中間絶縁膜と
してのＰＳＧ膜１１を全面に成長させる。この際、ＰＳ
Ｇ膜１１の膜厚は場所によらずほぼ同一なため、Ｐ型シ
リコン基板１表面からの高さは、フィールドシールド部
５とＮ+型拡散層８の段差、およびゲート電極７とＮ+
型拡散層８の段差を有するものとなる。そして、コンタ
クトホール１２を形成した後、ＰＳＧ膜１１の上面にＡ
ｌ−Ｓｉ膜からなる金属配線１３を形成する。
膜、二酸化シリコン膜が順次積層されてなるゲート電極
部７を活性領域６上に形成した後、このゲート電極部７
をマスクとしてリンやヒ素等のｎ型不純物イオンを注入
し、活性領域６内のＰ型シリコン基板１上にＮ+ 型拡散
層８を形成する。このＮ+ 型拡散層８がＭＯＳトランジ
スタのソース・ドレインとなる。そして、Ｎ+ 型拡散層
８上に二酸化シリコン膜９を形成し、フィールドシール
ド部５の絶縁膜４上にゲート電極と同層の多結晶シリコ
ン膜からなる電極配線１０を形成した後、中間絶縁膜と
してのＰＳＧ膜１１を全面に成長させる。この際、ＰＳ
Ｇ膜１１の膜厚は場所によらずほぼ同一なため、Ｐ型シ
リコン基板１表面からの高さは、フィールドシールド部
５とＮ+型拡散層８の段差、およびゲート電極７とＮ+
型拡散層８の段差を有するものとなる。そして、コンタ
クトホール１２を形成した後、ＰＳＧ膜１１の上面にＡ
ｌ−Ｓｉ膜からなる金属配線１３を形成する。
【０００５】上記公報に記載のフィールドシールド素子
分離構造における問題点は、フィールドシールド部とｎ
型拡散層の段差やゲート電極部とｎ型拡散層の段差を有
することである。そのために、ゲート電極部を形成する
工程においてデフォーカスが生じることになる。ここで
言うデフォーカスとは、上記段差のためにゲート電極部
の幅の設計値に対してフォトリソグラフィーで実際にパ
ターニングされたゲート電極部の幅の方が大きくなる現
象である。そこで、この問題点を解決すべく他のフィー
ルドシールド素子分離技術が、特開平３−２９６２４７
号公報に開示されている。
分離構造における問題点は、フィールドシールド部とｎ
型拡散層の段差やゲート電極部とｎ型拡散層の段差を有
することである。そのために、ゲート電極部を形成する
工程においてデフォーカスが生じることになる。ここで
言うデフォーカスとは、上記段差のためにゲート電極部
の幅の設計値に対してフォトリソグラフィーで実際にパ
ターニングされたゲート電極部の幅の方が大きくなる現
象である。そこで、この問題点を解決すべく他のフィー
ルドシールド素子分離技術が、特開平３−２９６２４７
号公報に開示されている。
【０００６】この公報に記載された半導体装置は、活性
領域を囲んで略均一な高さで形成された素子分離絶縁層
と、素子分離絶縁層と略同じ高さで活性領域内に平坦に
形成された半導体層を備え、この半導体層の表面を素子
形成領域としたものである。また、この公報に記載され
た半導体装置の製造方法は、半導体基板上に素子分離絶
縁層を選択的にパターニング形成する工程と、その後、
半導体基板上に半導体層を形成する工程と、全面にレジ
スト膜を塗布する工程と、半導体層とレジスト膜をほぼ
同一の選択比でエッチングすることにより、素子分離絶
縁層を露出させるとともに、半導体層と素子分離絶縁層
で段差が生じないように平坦化する工程と、半導体表面
に素子を形成する工程、を有するものである。
領域を囲んで略均一な高さで形成された素子分離絶縁層
と、素子分離絶縁層と略同じ高さで活性領域内に平坦に
形成された半導体層を備え、この半導体層の表面を素子
形成領域としたものである。また、この公報に記載され
た半導体装置の製造方法は、半導体基板上に素子分離絶
縁層を選択的にパターニング形成する工程と、その後、
半導体基板上に半導体層を形成する工程と、全面にレジ
スト膜を塗布する工程と、半導体層とレジスト膜をほぼ
同一の選択比でエッチングすることにより、素子分離絶
縁層を露出させるとともに、半導体層と素子分離絶縁層
で段差が生じないように平坦化する工程と、半導体表面
に素子を形成する工程、を有するものである。
【０００７】
【発明が解決しようとする課題】しかしながら、上記公
報に記載された従来の技術では、活性領域とフィールド
シールド部間の平坦性は確かに改善されるが、半導体基
板と半導体層間の接合リークや半導体層への金属汚染に
よって電荷蓄積特性が劣化する、という特性上の問題が
ある。また、活性領域間隔を縮小した超微細ＭＯＳ型Ｌ
ＳＩの場合、半導体基板と半導体層間での不整合欠陥に
よって電気的分離が不充分となる、という問題もある。
さらに、図５を用いてこの技術における製造方法上の問
題点を説明する。
報に記載された従来の技術では、活性領域とフィールド
シールド部間の平坦性は確かに改善されるが、半導体基
板と半導体層間の接合リークや半導体層への金属汚染に
よって電荷蓄積特性が劣化する、という特性上の問題が
ある。また、活性領域間隔を縮小した超微細ＭＯＳ型Ｌ
ＳＩの場合、半導体基板と半導体層間での不整合欠陥に
よって電気的分離が不充分となる、という問題もある。
さらに、図５を用いてこの技術における製造方法上の問
題点を説明する。
【０００８】図５（ａ）に示すように、まず、Ｐ型半導
体基板１５上にフィールドシールド部１６を形成し、フ
ィールドシールド部１６以外の半導体基板１５表面を露
出した状態で気相エピタキシャル成長法（Vapor Phase
Epitaxy,以下、ＶＰＥと記す）を行い、シリコンエピタ
キシャル膜１８を形成する。この成長方法では、原料気
体としてＳｉＣｌ4とＨ2を反応管に導入してＳｉを析出
させる。析出したＳｉは活性領域１７上でエピタキシャ
ル成長した部分は不均質な単結晶シリコンとなり、フィ
ールドシールド部１６上でエピタキシャル成長した部分
は多結晶シリコンとなる。その後、シリコンエピタキシ
ャル膜１８表面の全面にレジスト膜１９を塗布し、スピ
ンナーにより半導体基板１５を高速回転させてレジスト
膜１９を平坦化する。
体基板１５上にフィールドシールド部１６を形成し、フ
ィールドシールド部１６以外の半導体基板１５表面を露
出した状態で気相エピタキシャル成長法（Vapor Phase
Epitaxy,以下、ＶＰＥと記す）を行い、シリコンエピタ
キシャル膜１８を形成する。この成長方法では、原料気
体としてＳｉＣｌ4とＨ2を反応管に導入してＳｉを析出
させる。析出したＳｉは活性領域１７上でエピタキシャ
ル成長した部分は不均質な単結晶シリコンとなり、フィ
ールドシールド部１６上でエピタキシャル成長した部分
は多結晶シリコンとなる。その後、シリコンエピタキシ
ャル膜１８表面の全面にレジスト膜１９を塗布し、スピ
ンナーにより半導体基板１５を高速回転させてレジスト
膜１９を平坦化する。
【０００９】次に、図５（ｂ）に示すように、シリコン
エピタキシャル膜１８とフィールドシールド部１６の上
面が平坦でかつほぼ同一平面上になるようにエッチング
を行う。そのエッチングの方法は、具体的には、エッチ
ングガスとしてＣＦ4 等を用いたスパッタエッチング法
を用いて、シリコンエピタキシャル膜１８とレジスト膜
１９を同一の選択比でエッチングする。ところが、フィ
ールドシールド部１６上の多結晶シリコン析出部が不均
質であり、かつフィールドシールド部１６上部の二酸化
シリコン膜２０もエッチングされてしまうため、エッチ
ング加工後の平坦度が不充分である、という問題が生じ
る。
エピタキシャル膜１８とフィールドシールド部１６の上
面が平坦でかつほぼ同一平面上になるようにエッチング
を行う。そのエッチングの方法は、具体的には、エッチ
ングガスとしてＣＦ4 等を用いたスパッタエッチング法
を用いて、シリコンエピタキシャル膜１８とレジスト膜
１９を同一の選択比でエッチングする。ところが、フィ
ールドシールド部１６上の多結晶シリコン析出部が不均
質であり、かつフィールドシールド部１６上部の二酸化
シリコン膜２０もエッチングされてしまうため、エッチ
ング加工後の平坦度が不充分である、という問題が生じ
る。
【００１０】次に、図５（ｃ）に示すように、活性領域
１７にＭＯＳトランジスタ２１を形成するが、このＭＯ
Ｓトランジスタ２１形成後にガラス層を被覆したとして
も、下地の不均質による凹凸が増幅されるため、中間絶
縁膜および金属配線に段差ができ、金属配線を形成する
工程においてはやはりデフォーカスが生じてしまう、と
いう問題があった。すなわち、この技術においては、フ
ィールドシールド部１６がシリコンエピタキシャル膜１
８で埋め込まれ、そのシリコンエピタキシャル膜１８上
に素子を形成したことで構造的にはかなり平坦化がなさ
れたように見えるが、実際には配線上に段差が生じ、デ
フォーカスの問題は依然として解決されないままであ
る。
１７にＭＯＳトランジスタ２１を形成するが、このＭＯ
Ｓトランジスタ２１形成後にガラス層を被覆したとして
も、下地の不均質による凹凸が増幅されるため、中間絶
縁膜および金属配線に段差ができ、金属配線を形成する
工程においてはやはりデフォーカスが生じてしまう、と
いう問題があった。すなわち、この技術においては、フ
ィールドシールド部１６がシリコンエピタキシャル膜１
８で埋め込まれ、そのシリコンエピタキシャル膜１８上
に素子を形成したことで構造的にはかなり平坦化がなさ
れたように見えるが、実際には配線上に段差が生じ、デ
フォーカスの問題は依然として解決されないままであ
る。
【００１１】本発明は、上記の課題を解決するためにな
されたものであって、特性的および製造プロセス的に優
れたフィールドシールド素子分離構造を有する半導体装
置およびその製造方法を提供することを目的とする。
されたものであって、特性的および製造プロセス的に優
れたフィールドシールド素子分離構造を有する半導体装
置およびその製造方法を提供することを目的とする。
【００１２】
【課題を解決するための手段】上記の目的を達成するた
めに、本発明の半導体装置は、第一導電型の不純物を高
濃度に含有する半導体基板と、半導体基板上に順次形成
された絶縁膜、フィールドシールド電極、絶縁膜からな
り、活性領域間を絶縁分離するフィールドシールド部
と、フィールドシールド部を埋め込んでその上面がフィ
ールドシールド部の上面と略同じ高さとされた、第一導
電型の不純物を低濃度に含有するシリコンエピタキシャ
ル層と、シリコンエピタキシャル層上に形成されたゲー
ト電極部と第一導電型と逆導電型の不純物拡散層からな
るＭＯＳトランジスタと、を有することを特徴とするも
のである。具体的には、前記半導体基板を、ボロンを高
濃度に含有し比抵抗が５／１０００〜５０／１０００Ω
・cmの単結晶シリコン基板とし、前記シリコンエピタキ
シャル層を、ボロンを低濃度に含有し比抵抗が０．５〜
１５Ω・cmのシリコンエピタキシャル層とすることが望
ましい。また、前記ＭＯＳトランジスタおよびフィール
ドシールド部を覆う中間絶縁膜としてＢＰＳＧ膜を設
け、ＢＰＳＧ膜上に配線を設けるようにしてもよい。
めに、本発明の半導体装置は、第一導電型の不純物を高
濃度に含有する半導体基板と、半導体基板上に順次形成
された絶縁膜、フィールドシールド電極、絶縁膜からな
り、活性領域間を絶縁分離するフィールドシールド部
と、フィールドシールド部を埋め込んでその上面がフィ
ールドシールド部の上面と略同じ高さとされた、第一導
電型の不純物を低濃度に含有するシリコンエピタキシャ
ル層と、シリコンエピタキシャル層上に形成されたゲー
ト電極部と第一導電型と逆導電型の不純物拡散層からな
るＭＯＳトランジスタと、を有することを特徴とするも
のである。具体的には、前記半導体基板を、ボロンを高
濃度に含有し比抵抗が５／１０００〜５０／１０００Ω
・cmの単結晶シリコン基板とし、前記シリコンエピタキ
シャル層を、ボロンを低濃度に含有し比抵抗が０．５〜
１５Ω・cmのシリコンエピタキシャル層とすることが望
ましい。また、前記ＭＯＳトランジスタおよびフィール
ドシールド部を覆う中間絶縁膜としてＢＰＳＧ膜を設
け、ＢＰＳＧ膜上に配線を設けるようにしてもよい。
【００１３】また、本発明の半導体装置の製造方法は、
第一導電型の不純物を高濃度に含有する半導体基板上に
絶縁膜、フィールドシールド電極、絶縁膜を順次形成す
ることにより、フィールドシールド部を形成する工程
と、全面に第一導電型の不純物を低濃度に含有するシリ
コンエピタキシャル層を形成する工程と、強アルカリ溶
液を用いた化学機械研磨またはウェットエッチングを用
いてフィールドシールド部上のシリコンエピタキシャル
層を選択的に除去することにより、フィールドシールド
部上面とシリコンエピタキシャル層上面が略同じ高さに
なるように平坦化する工程と、シリコンエピタキシャル
層上にゲート電極部および第一導電型と逆導電型の不純
物拡散層を形成することにより、ＭＯＳトランジスタを
形成する工程と、を有することを特徴とするものであ
る。
第一導電型の不純物を高濃度に含有する半導体基板上に
絶縁膜、フィールドシールド電極、絶縁膜を順次形成す
ることにより、フィールドシールド部を形成する工程
と、全面に第一導電型の不純物を低濃度に含有するシリ
コンエピタキシャル層を形成する工程と、強アルカリ溶
液を用いた化学機械研磨またはウェットエッチングを用
いてフィールドシールド部上のシリコンエピタキシャル
層を選択的に除去することにより、フィールドシールド
部上面とシリコンエピタキシャル層上面が略同じ高さに
なるように平坦化する工程と、シリコンエピタキシャル
層上にゲート電極部および第一導電型と逆導電型の不純
物拡散層を形成することにより、ＭＯＳトランジスタを
形成する工程と、を有することを特徴とするものであ
る。
【００１４】本発明では、高濃度の半導体基板上に低濃
度のシリコンエピタキシャル層を形成することによって
高濃度半導体基板のゲッタリング効果が作用し、製造プ
ロセス中でシリコンエピタキシャル層中に侵入する金属
汚染が半導体基板に捕獲される。また、本発明では不純
物を低濃度に含むシリコンエピタキシャル層を形成する
ため、フィールドシールド部上に形成される多結晶シリ
コン層が均質なものとなる。それに加えて、フィールド
シールド部上の多結晶シリコン層を強アルカリを使用し
たＣＭＰやウェットエッチングで除去する方法を採って
いるが、これらの方法は選択比が高いため、均質な多結
晶シリコン層のみを確実に除去することができる。その
結果、フィールドシールド部上面とシリコンエピタキシ
ャル層上面の平坦度を高めることができる。
度のシリコンエピタキシャル層を形成することによって
高濃度半導体基板のゲッタリング効果が作用し、製造プ
ロセス中でシリコンエピタキシャル層中に侵入する金属
汚染が半導体基板に捕獲される。また、本発明では不純
物を低濃度に含むシリコンエピタキシャル層を形成する
ため、フィールドシールド部上に形成される多結晶シリ
コン層が均質なものとなる。それに加えて、フィールド
シールド部上の多結晶シリコン層を強アルカリを使用し
たＣＭＰやウェットエッチングで除去する方法を採って
いるが、これらの方法は選択比が高いため、均質な多結
晶シリコン層のみを確実に除去することができる。その
結果、フィールドシールド部上面とシリコンエピタキシ
ャル層上面の平坦度を高めることができる。
【００１５】
【発明の実施の形態】以下、本発明の一実施の形態を図
１〜図３を参照して説明する。図１は本実施の形態の半
導体装置を示す図であって、図中符号２３は高濃度Ｐ型
シリコン単結晶基板（半導体基板）、２４はフィールド
シールド部、２５ａは単結晶シリコンエピタキシャル層
（シリコンエピタキシャル層）、２６はＭＯＳトランジ
スタ、２７はＢＰＳＧ膜、２８はＡｌ配線（配線）、で
ある。
１〜図３を参照して説明する。図１は本実施の形態の半
導体装置を示す図であって、図中符号２３は高濃度Ｐ型
シリコン単結晶基板（半導体基板）、２４はフィールド
シールド部、２５ａは単結晶シリコンエピタキシャル層
（シリコンエピタキシャル層）、２６はＭＯＳトランジ
スタ、２７はＢＰＳＧ膜、２８はＡｌ配線（配線）、で
ある。
【００１６】図１に示すように、高濃度Ｐ型シリコン単
結晶基板２３上に活性領域３９間を絶縁分離するための
フィールドシールド部２４が形成されている。高濃度Ｐ
型シリコン単結晶基板２３は、１０20〜１０21atom/cm3
程度の高濃度のボロンを含有し、比抵抗５／１０００〜
５０／１０００Ω・cmのシリコン単結晶基板（Ｐ++基
板）である。フィールドシールド部２４は、フィールド
電極部としての多結晶シリコン層２９と二酸化シリコン
膜３０とで構成されている。そして、フィールドシール
ド部２４は、単結晶シリコンエピタキシャル層２５ａで
埋め込まれ、単結晶シリコンエピタキシャル層２５上に
ＭＯＳトランジスタ２６が形成されている。単結晶シリ
コンエピタキシャル層２５ａは、１０17atom/cm3程度の
低濃度のボロンを含有し、比抵抗０．５〜１５Ω・cmの
ものである。また、ＭＯＳトランジスタ２６は、ゲート
電極部３１と、高濃度ｎ型拡散層、高濃度Ｎ型拡散層か
らなるソース／ドレイン領域３２、３２で構成されてお
り、ＬＤＤ構造のＮchトランジスタとなっている。
結晶基板２３上に活性領域３９間を絶縁分離するための
フィールドシールド部２４が形成されている。高濃度Ｐ
型シリコン単結晶基板２３は、１０20〜１０21atom/cm3
程度の高濃度のボロンを含有し、比抵抗５／１０００〜
５０／１０００Ω・cmのシリコン単結晶基板（Ｐ++基
板）である。フィールドシールド部２４は、フィールド
電極部としての多結晶シリコン層２９と二酸化シリコン
膜３０とで構成されている。そして、フィールドシール
ド部２４は、単結晶シリコンエピタキシャル層２５ａで
埋め込まれ、単結晶シリコンエピタキシャル層２５上に
ＭＯＳトランジスタ２６が形成されている。単結晶シリ
コンエピタキシャル層２５ａは、１０17atom/cm3程度の
低濃度のボロンを含有し、比抵抗０．５〜１５Ω・cmの
ものである。また、ＭＯＳトランジスタ２６は、ゲート
電極部３１と、高濃度ｎ型拡散層、高濃度Ｎ型拡散層か
らなるソース／ドレイン領域３２、３２で構成されてお
り、ＬＤＤ構造のＮchトランジスタとなっている。
【００１７】また、フィールドシールド部２４上面には
シリコン窒化膜３３が形成され、このシリコン窒化膜３
３上およびゲート電極部３１上には中間絶縁膜としての
ＢＰＳＧ（Boron Phosphorous Silicate Glass）膜２７
が形成されている。そして、これらＢＰＳＧ膜２７、シ
リコン窒化膜３３を貫通してソース／ドレイン領域３２
に達する溝３４が形成され、溝３４内にＴｉ／ＴｉＮ膜
３５、Ｗプラグ３６、Ａｌ配線２８が順次形成されてい
る。
シリコン窒化膜３３が形成され、このシリコン窒化膜３
３上およびゲート電極部３１上には中間絶縁膜としての
ＢＰＳＧ（Boron Phosphorous Silicate Glass）膜２７
が形成されている。そして、これらＢＰＳＧ膜２７、シ
リコン窒化膜３３を貫通してソース／ドレイン領域３２
に達する溝３４が形成され、溝３４内にＴｉ／ＴｉＮ膜
３５、Ｗプラグ３６、Ａｌ配線２８が順次形成されてい
る。
【００１８】次に、上記構成の半導体装置の製造方法を
図２および図３を用いて説明する。図２および図３は、
本実施の形態の半導体装置の製造方法を工程順を追って
示すプロセスフロー図である。
図２および図３を用いて説明する。図２および図３は、
本実施の形態の半導体装置の製造方法を工程順を追って
示すプロセスフロー図である。
【００１９】図２（ａ）に示すように、まず、１０20〜
１０21atom/cm3程度の高濃度のボロンを含有し、比抵抗
５／１０００〜５０／１０００Ω・cmの高濃度Ｐ型シリ
コン単結晶基板２３を用意し、その表面にフィールドシ
ールド部２４を形成する。その際には、例えば基板上
に、熱酸化法等による二酸化シリコン膜、減圧ＣＶＤ法
等による多結晶シリコン膜、ＣＶＤ法等による二酸化シ
リコン膜を順次形成した後、これら二酸化シリコン膜、
多結晶シリコン膜を選択的にエッチングする。すると、
エッチング後に残った多結晶シリコン膜２９がフィール
ド電極部となり、二酸化シリコン膜３０がフィールド電
極部を覆う絶縁膜となって、フィールドシールド部２４
が形成される。
１０21atom/cm3程度の高濃度のボロンを含有し、比抵抗
５／１０００〜５０／１０００Ω・cmの高濃度Ｐ型シリ
コン単結晶基板２３を用意し、その表面にフィールドシ
ールド部２４を形成する。その際には、例えば基板上
に、熱酸化法等による二酸化シリコン膜、減圧ＣＶＤ法
等による多結晶シリコン膜、ＣＶＤ法等による二酸化シ
リコン膜を順次形成した後、これら二酸化シリコン膜、
多結晶シリコン膜を選択的にエッチングする。すると、
エッチング後に残った多結晶シリコン膜２９がフィール
ド電極部となり、二酸化シリコン膜３０がフィールド電
極部を覆う絶縁膜となって、フィールドシールド部２４
が形成される。
【００２０】次に、フィールドシールド部２４以外の高
濃度Ｐ型シリコン単結晶基板２３表面が露出した状態
で、フィールドシールド部２４表面および単結晶基板２
３表面にシリコンエピタキシャル層２５を形成する。こ
の際、フィールドシールド部２４の上面には均質かつ平
坦な多結晶シリコン層２５ｂが成長し、フィールドシー
ルド部２４に囲まれた活性領域３９上には単結晶シリコ
ンエピタキシャル層２５ａが形成される。シリコンエピ
タキシャル層を形成する際は、ＣＶＤ法の一種であるＶ
ＰＥ法を用い、原料気体としてモノシラン（Ｓｉ
Ｈ4）、水素（Ｈ2）、ジボラン（Ｂ2Ｈ6）を用い、１０
００℃の高温で気相成長させることによりシリコンを析
出させる。活性領域上に析出した単結晶シリコンは、１
０17atom/cm3程度の低濃度のボロンを含有し、比抵抗
０．５〜１５Ω・cmの単結晶シリコンエピタキシャル膜
２５ａとなる。
濃度Ｐ型シリコン単結晶基板２３表面が露出した状態
で、フィールドシールド部２４表面および単結晶基板２
３表面にシリコンエピタキシャル層２５を形成する。こ
の際、フィールドシールド部２４の上面には均質かつ平
坦な多結晶シリコン層２５ｂが成長し、フィールドシー
ルド部２４に囲まれた活性領域３９上には単結晶シリコ
ンエピタキシャル層２５ａが形成される。シリコンエピ
タキシャル層を形成する際は、ＣＶＤ法の一種であるＶ
ＰＥ法を用い、原料気体としてモノシラン（Ｓｉ
Ｈ4）、水素（Ｈ2）、ジボラン（Ｂ2Ｈ6）を用い、１０
００℃の高温で気相成長させることによりシリコンを析
出させる。活性領域上に析出した単結晶シリコンは、１
０17atom/cm3程度の低濃度のボロンを含有し、比抵抗
０．５〜１５Ω・cmの単結晶シリコンエピタキシャル膜
２５ａとなる。
【００２１】次に、図２（ｂ）に示すように、化学機械
研磨法（Chemical Mechanical Polishing,以下、ＣＭＰ
と記す）により薬液および研磨材を用いて表面を研磨す
る、あるいは水酸化カリウム溶液を用いたウェットエッ
チングを行う、のいずれかの方法を用いて、フィールド
シールド部２４上の多結晶シリコン層２５ｂを除去す
る。ＣＭＰ法による強アルカリ系の薬液および研磨剤を
用いた研磨では、突出した多結晶シリコン層２５ｂを研
磨除去してフィールドシールド部２４と単結晶シリコン
エピタキシャル層２５ａの上面を段差なく平坦化するこ
とができる。また、水酸化カリウム溶液のような強アル
カリ系薬液によるウェットエッチングでは、多結晶シリ
コン層２５ｂのみを選択的に化学蝕刻することができ、
フィールドシールド部２４の二酸化シリコン膜３０や単
結晶シリコンエピタキシャル層２５ａが除去されること
はない。したがって、ＣＭＰ法に代えて、８５℃の水酸
化カリウム溶液によるウェットエッチングを実施して
も、多結晶シリコン層２５ｂを二酸化シリコン膜３０や
単結晶シリコンエピタキシャル層２５ａに比べて著しく
優勢に選択エッチングすることができ、フィールドシー
ルド部２４と単結晶シリコンエピタキシャル層２５ａの
上面を段差なく平坦化できる、というＣＭＰ法と同様の
平坦化処理が可能となる。
研磨法（Chemical Mechanical Polishing,以下、ＣＭＰ
と記す）により薬液および研磨材を用いて表面を研磨す
る、あるいは水酸化カリウム溶液を用いたウェットエッ
チングを行う、のいずれかの方法を用いて、フィールド
シールド部２４上の多結晶シリコン層２５ｂを除去す
る。ＣＭＰ法による強アルカリ系の薬液および研磨剤を
用いた研磨では、突出した多結晶シリコン層２５ｂを研
磨除去してフィールドシールド部２４と単結晶シリコン
エピタキシャル層２５ａの上面を段差なく平坦化するこ
とができる。また、水酸化カリウム溶液のような強アル
カリ系薬液によるウェットエッチングでは、多結晶シリ
コン層２５ｂのみを選択的に化学蝕刻することができ、
フィールドシールド部２４の二酸化シリコン膜３０や単
結晶シリコンエピタキシャル層２５ａが除去されること
はない。したがって、ＣＭＰ法に代えて、８５℃の水酸
化カリウム溶液によるウェットエッチングを実施して
も、多結晶シリコン層２５ｂを二酸化シリコン膜３０や
単結晶シリコンエピタキシャル層２５ａに比べて著しく
優勢に選択エッチングすることができ、フィールドシー
ルド部２４と単結晶シリコンエピタキシャル層２５ａの
上面を段差なく平坦化できる、というＣＭＰ法と同様の
平坦化処理が可能となる。
【００２２】次に、図２（ｃ）に示すように、単結晶シ
リコンエピタキシャル層２５ａ上に周知の方法によって
ＭＯＳトランジスタ２６を形成する。ＭＯＳトランジス
タ２６のゲート電極部３１は、ＣＶＤ法によって不純物
をドープした多結晶シリコン層４０と、それを覆う二酸
化シリコン膜４１で構成される。ゲート電極部３１形成
後、このゲート電極部３１をマスクとしてリンやヒ素等
のｎ型不純物イオンを基板全面に注入することにより、
ＭＯＳトランジスタ２６のソース／ドレイン領域となる
高濃度ｎ型拡散層４２、４２が形成される。
リコンエピタキシャル層２５ａ上に周知の方法によって
ＭＯＳトランジスタ２６を形成する。ＭＯＳトランジス
タ２６のゲート電極部３１は、ＣＶＤ法によって不純物
をドープした多結晶シリコン層４０と、それを覆う二酸
化シリコン膜４１で構成される。ゲート電極部３１形成
後、このゲート電極部３１をマスクとしてリンやヒ素等
のｎ型不純物イオンを基板全面に注入することにより、
ＭＯＳトランジスタ２６のソース／ドレイン領域となる
高濃度ｎ型拡散層４２、４２が形成される。
【００２３】次に、図３（ｄ）に示すように、高濃度ｎ
型拡散層領域４２にその一部を残して、リンやヒ素等の
ｎ型不純物イオンを基板全面に注入することにより、高
濃度Ｎ型拡散層４３が形成される。高濃度ｎ型拡散層４
２および高濃度Ｎ型拡散層４３の形成により、ゲート電
極部３１の両側に基板２３と逆導電型であるｎ型のＬＤ
Ｄ構造のソース／ドレイン領域３２、３２が形成され
る。その後、ゲート電極部３１を除く単結晶シリコンエ
ピタキシャル層２５ａ表面およびフィールドシールド部
２４表面にシリコン窒化膜３３を形成する。
型拡散層領域４２にその一部を残して、リンやヒ素等の
ｎ型不純物イオンを基板全面に注入することにより、高
濃度Ｎ型拡散層４３が形成される。高濃度ｎ型拡散層４
２および高濃度Ｎ型拡散層４３の形成により、ゲート電
極部３１の両側に基板２３と逆導電型であるｎ型のＬＤ
Ｄ構造のソース／ドレイン領域３２、３２が形成され
る。その後、ゲート電極部３１を除く単結晶シリコンエ
ピタキシャル層２５ａ表面およびフィールドシールド部
２４表面にシリコン窒化膜３３を形成する。
【００２４】次に、図３（ｅ）に示すように、ゲート電
極部３１とシリコン窒化膜３３の上部に、リンおよびボ
ロンを高濃度に添加したシリコン酸化膜であるＢＰＳＧ
膜２７を中間絶縁膜として堆積させ、熱処理によりリフ
ローさせて平坦化する。そして、図３（ｆ）に示すよう
に、ＢＰＳＧ膜２７、シリコン窒化膜３３をエッチング
して高濃度Ｎ型拡散層４３に達する溝３４を形成し、そ
の溝３４内にＴｉ／ＴｉＮ膜３５、Ｗプラグ３６、Ａｌ
配線２８を順次形成する。なお、高濃度Ｎ型拡散層４３
上にＴｉ／ＴｉＮ膜３５を設けるのは、高濃度Ｎ型拡散
層４３に対するアロイ・スパイク防止のためである。こ
のようにして、本実施の形態の半導体装置が完成する。
極部３１とシリコン窒化膜３３の上部に、リンおよびボ
ロンを高濃度に添加したシリコン酸化膜であるＢＰＳＧ
膜２７を中間絶縁膜として堆積させ、熱処理によりリフ
ローさせて平坦化する。そして、図３（ｆ）に示すよう
に、ＢＰＳＧ膜２７、シリコン窒化膜３３をエッチング
して高濃度Ｎ型拡散層４３に達する溝３４を形成し、そ
の溝３４内にＴｉ／ＴｉＮ膜３５、Ｗプラグ３６、Ａｌ
配線２８を順次形成する。なお、高濃度Ｎ型拡散層４３
上にＴｉ／ＴｉＮ膜３５を設けるのは、高濃度Ｎ型拡散
層４３に対するアロイ・スパイク防止のためである。こ
のようにして、本実施の形態の半導体装置が完成する。
【００２５】本実施の形態の半導体装置においては、特
性面で以下のような効果を奏することができる。高濃度
Ｐ型シリコン単結晶基板２３上に低濃度の単結晶シリコ
ンエピタキシャル層２５ａを形成することによって高濃
度Ｐ型シリコン単結晶基板２３のゲッタリング効果が作
用し、製造プロセス中で単結晶シリコンエピタキシャル
層２５ａ中に含まれる金属汚染が高濃度Ｐ型シリコン単
結晶基板２３中に取り込まれる。その結果、素子特性に
大きな影響を持つ単結晶シリコンエピタキシャル層２５
ａ表面の活性領域３９から金属汚染が排除されるので、
ＭＯＳトランジスタ２６の電荷蓄積特性を向上させるこ
とができる。また、高濃度Ｐ型シリコン単結晶基板２３
の使用により、反転ｎ層の誘起を完全になくすことがで
きる。そして、単結晶シリコンエピタキシャル層２５ａ
のゲート電極部３１直下の領域は低濃度Ｐ型領域、Ｎ型
拡散層は高濃度Ｎ型領域となることでこれらの接合部分
はＰＮ接合の耐圧を持つことになるため、耐圧の低下が
生じることがない。
性面で以下のような効果を奏することができる。高濃度
Ｐ型シリコン単結晶基板２３上に低濃度の単結晶シリコ
ンエピタキシャル層２５ａを形成することによって高濃
度Ｐ型シリコン単結晶基板２３のゲッタリング効果が作
用し、製造プロセス中で単結晶シリコンエピタキシャル
層２５ａ中に含まれる金属汚染が高濃度Ｐ型シリコン単
結晶基板２３中に取り込まれる。その結果、素子特性に
大きな影響を持つ単結晶シリコンエピタキシャル層２５
ａ表面の活性領域３９から金属汚染が排除されるので、
ＭＯＳトランジスタ２６の電荷蓄積特性を向上させるこ
とができる。また、高濃度Ｐ型シリコン単結晶基板２３
の使用により、反転ｎ層の誘起を完全になくすことがで
きる。そして、単結晶シリコンエピタキシャル層２５ａ
のゲート電極部３１直下の領域は低濃度Ｐ型領域、Ｎ型
拡散層は高濃度Ｎ型領域となることでこれらの接合部分
はＰＮ接合の耐圧を持つことになるため、耐圧の低下が
生じることがない。
【００２６】なお、高濃度Ｐ型シリコン単結晶基板２３
の比抵抗を５／１０００〜５０／１０００Ω・cmとした
理由は、比抵抗５／１０００Ω・cm未満では、ボロン濃
度が小さくなって単結晶シリコンエピタキシャル層２５
ａ中に含まれる金属汚染をコントロールすることができ
ず、反転ｎ層の誘起を完全になくすことができないから
である。一方、比抵抗５０／１０００Ω・cm超では、ボ
ロン濃度が大きくなって単結晶シリコンエピタキシャル
層２５ａ中に含まれる金属汚染を高濃度Ｐ型シリコン単
結晶基板２３に取り込むことが妨害され、ゲッタリング
効果が作用しないからである。したがって、比抵抗５／
１０００〜５０／１０００Ω・cmの範囲でゲッタリング
効果が有効に生じることになる。また、単結晶シリコン
エピタキシャル層２５ａの比抵抗を０．５〜１５Ω・cm
とした理由は、０．５Ω・cm未満ではシリコンの単結晶
化に不適切であり、１５Ω・cm超ではラッチ・アップ現
象が発生する問題と活性領域３９間の電気的分離が不充
分であるという問題が起こり、特に０．４μｍ以下の超
微細ＬＳＩ構造での絶縁分離特性を得難いためである。
の比抵抗を５／１０００〜５０／１０００Ω・cmとした
理由は、比抵抗５／１０００Ω・cm未満では、ボロン濃
度が小さくなって単結晶シリコンエピタキシャル層２５
ａ中に含まれる金属汚染をコントロールすることができ
ず、反転ｎ層の誘起を完全になくすことができないから
である。一方、比抵抗５０／１０００Ω・cm超では、ボ
ロン濃度が大きくなって単結晶シリコンエピタキシャル
層２５ａ中に含まれる金属汚染を高濃度Ｐ型シリコン単
結晶基板２３に取り込むことが妨害され、ゲッタリング
効果が作用しないからである。したがって、比抵抗５／
１０００〜５０／１０００Ω・cmの範囲でゲッタリング
効果が有効に生じることになる。また、単結晶シリコン
エピタキシャル層２５ａの比抵抗を０．５〜１５Ω・cm
とした理由は、０．５Ω・cm未満ではシリコンの単結晶
化に不適切であり、１５Ω・cm超ではラッチ・アップ現
象が発生する問題と活性領域３９間の電気的分離が不充
分であるという問題が起こり、特に０．４μｍ以下の超
微細ＬＳＩ構造での絶縁分離特性を得難いためである。
【００２７】また、製造プロセス面では以下のような効
果を奏することができる。従来技術では不純物を含まな
いシリコンエピタキシャル層を形成していたのに対し
て、本発明では不純物を低濃度に含むシリコンエピタキ
シャル層２５を形成するため、フィールドシールド部２
４上に形成される多結晶シリコン層２５ｂが均質なもの
となる。それに加えて、フィールドシールド部２４上の
多結晶シリコン層２５ｂを強アルカリを使用したＣＭＰ
やウェットエッチングで除去する方法を採っているが、
これらの方法は選択比が高いため、多結晶シリコン層２
５ｂのみを確実に除去することができ、フィールドシー
ルド部２４上面と単結晶シリコンエピタキシャル層２５
ａ上面の平坦度を従来に比べて高めることができる。し
たがって、その上に形成するＢＰＳＧ膜２７等に大きな
段差ができないため、Ａｌ配線２８を形成する工程でデ
フォーカスが生じるのを防止することができる。
果を奏することができる。従来技術では不純物を含まな
いシリコンエピタキシャル層を形成していたのに対し
て、本発明では不純物を低濃度に含むシリコンエピタキ
シャル層２５を形成するため、フィールドシールド部２
４上に形成される多結晶シリコン層２５ｂが均質なもの
となる。それに加えて、フィールドシールド部２４上の
多結晶シリコン層２５ｂを強アルカリを使用したＣＭＰ
やウェットエッチングで除去する方法を採っているが、
これらの方法は選択比が高いため、多結晶シリコン層２
５ｂのみを確実に除去することができ、フィールドシー
ルド部２４上面と単結晶シリコンエピタキシャル層２５
ａ上面の平坦度を従来に比べて高めることができる。し
たがって、その上に形成するＢＰＳＧ膜２７等に大きな
段差ができないため、Ａｌ配線２８を形成する工程でデ
フォーカスが生じるのを防止することができる。
【００２８】さらに、従来技術では中間絶縁膜としてＰ
ＳＧ膜を採用しているが、ＰＳＧ膜はＢＰＳＧ膜２７等
と比べて流動性が低いため、仮に本実施の形態の素子構
造にＰＳＧ膜を採用したとすると、ＰＳＧ膜がシリコン
窒化膜３３とゲート電極部３１の段差を反映してしま
い、平坦化が困難となる。それに対して、本実施の形態
の場合、中間絶縁膜としてより流動性が高いＢＰＳＧ膜
２７を採用したため、シリコン窒化膜３３とゲート電極
部３１の段差が打ち消され、容易に平坦化を図ることが
できる。
ＳＧ膜を採用しているが、ＰＳＧ膜はＢＰＳＧ膜２７等
と比べて流動性が低いため、仮に本実施の形態の素子構
造にＰＳＧ膜を採用したとすると、ＰＳＧ膜がシリコン
窒化膜３３とゲート電極部３１の段差を反映してしま
い、平坦化が困難となる。それに対して、本実施の形態
の場合、中間絶縁膜としてより流動性が高いＢＰＳＧ膜
２７を採用したため、シリコン窒化膜３３とゲート電極
部３１の段差が打ち消され、容易に平坦化を図ることが
できる。
【００２９】なお、本発明の技術範囲は上記実施の形態
に限定されるものではなく、本発明の趣旨を逸脱しない
範囲において種々の変更を加えることが可能である。例
えば本実施の形態では、高濃度Ｐ型シリコン単結晶基板
２３上に低濃度Ｐ型シリコンエピタキシャル層２５ａを
形成し、その上にＮchトランジスタ２６を形成する例を
示したが、これとは逆に、Ｎ型シリコン単結晶基板上に
Ｎ型シリコンエピタキシャル層を形成し、その上にＰch
トランジスタを形成するようにしてもよい。また、各種
の膜の膜厚や製造条件等の具体的な数値に関しては適宜
設定することができる。
に限定されるものではなく、本発明の趣旨を逸脱しない
範囲において種々の変更を加えることが可能である。例
えば本実施の形態では、高濃度Ｐ型シリコン単結晶基板
２３上に低濃度Ｐ型シリコンエピタキシャル層２５ａを
形成し、その上にＮchトランジスタ２６を形成する例を
示したが、これとは逆に、Ｎ型シリコン単結晶基板上に
Ｎ型シリコンエピタキシャル層を形成し、その上にＰch
トランジスタを形成するようにしてもよい。また、各種
の膜の膜厚や製造条件等の具体的な数値に関しては適宜
設定することができる。
【００３０】
【発明の効果】以上、詳細に説明したように、本発明の
半導体装置およびその製造方法によれば、高濃度半導体
基板上に低濃度シリコンエピタキシャル層を形成するこ
とによって高濃度半導体基板のゲッタリング効果が作用
し、製造プロセス中でシリコンエピタキシャル層中に含
まれる金属汚染が高濃度半導体基板中に取り込まれる。
その結果、素子特性に大きな影響を持つシリコンエピタ
キシャル層表面の活性領域から金属汚染が排除されるの
で、ＭＯＳトランジスタの電荷蓄積特性が向上する。ま
た、接合耐圧の確保、ラッチ・アップ現象の防止といっ
た点でも優れた特性を得ることができる。さらに、製造
プロセス面においては、フィールドシールド部上に形成
される多結晶シリコン層が均質なものとなり、この均質
な多結晶シリコン層のみを選択比の高いＣＭＰ法または
ウェットエッチング法で確実に除去することができ、フ
ィールドシールド部上面とシリコンエピタキシャル層上
面の平坦度を従来に比べて高めることができる。その結
果、その上に形成する中間絶縁膜や金属配線に大きな段
差ができないため、金属配線を形成する工程でデフォー
カスが生じるのを防止することができる。
半導体装置およびその製造方法によれば、高濃度半導体
基板上に低濃度シリコンエピタキシャル層を形成するこ
とによって高濃度半導体基板のゲッタリング効果が作用
し、製造プロセス中でシリコンエピタキシャル層中に含
まれる金属汚染が高濃度半導体基板中に取り込まれる。
その結果、素子特性に大きな影響を持つシリコンエピタ
キシャル層表面の活性領域から金属汚染が排除されるの
で、ＭＯＳトランジスタの電荷蓄積特性が向上する。ま
た、接合耐圧の確保、ラッチ・アップ現象の防止といっ
た点でも優れた特性を得ることができる。さらに、製造
プロセス面においては、フィールドシールド部上に形成
される多結晶シリコン層が均質なものとなり、この均質
な多結晶シリコン層のみを選択比の高いＣＭＰ法または
ウェットエッチング法で確実に除去することができ、フ
ィールドシールド部上面とシリコンエピタキシャル層上
面の平坦度を従来に比べて高めることができる。その結
果、その上に形成する中間絶縁膜や金属配線に大きな段
差ができないため、金属配線を形成する工程でデフォー
カスが生じるのを防止することができる。
【図１】 本発明の一実施の形態である半導体装置を示
す断面図である。
す断面図である。
【図２】 同、半導体装置の製造方法を工程順を追って
示すプロセスフロー図である。
示すプロセスフロー図である。
【図３】 同、プロセスフロー図の続きである。
【図４】 フィールドフィールド素子分離構造を有する
従来の半導体装置の一例を示す断面図である。
従来の半導体装置の一例を示す断面図である。
【図５】 フィールドフィールド素子分離構造を有する
従来の半導体装置の他の例を示す工程断面図である。
従来の半導体装置の他の例を示す工程断面図である。
２３ 高濃度Ｐ型シリコン単結晶基板（半導体基板） ２４ フィールドシールド部 ２５ シリコンエピタキシャル層 ２５ａ 単結晶シリコンエピタキシャル層（シリコンエ
ピタキシャル層） ２５ｂ 多結晶シリコン層 ２６ ＭＯＳトランジスタ ２７ ＢＰＳＧ膜 ２８ Ａｌ配線（配線） ３１ ゲート電極部 ３２ ソース／ドレイン領域 ３９ 活性領域 ４２ 高濃度ｎ型拡散層 ４３ 高濃度Ｎ型拡散層
ピタキシャル層） ２５ｂ 多結晶シリコン層 ２６ ＭＯＳトランジスタ ２７ ＢＰＳＧ膜 ２８ Ａｌ配線（配線） ３１ ゲート電極部 ３２ ソース／ドレイン領域 ３９ 活性領域 ４２ 高濃度ｎ型拡散層 ４３ 高濃度Ｎ型拡散層
Claims (4)
- 【請求項１】 第一導電型の不純物を高濃度に含有する
半導体基板と、 該半導体基板上に順次形成された絶縁膜、フィールドシ
ールド電極、絶縁膜からなり、活性領域間を絶縁分離す
るフィールドシールド部と、 該フィールドシールド部を埋め込んでその上面が該フィ
ールドシールド部の上面と略同じ高さとされ、第一導電
型の不純物を低濃度に含有するシリコンエピタキシャル
層と、 該シリコンエピタキシャル層上に形成されたゲート電極
部と、前記第一導電型と逆導電型の不純物拡散層からな
るＭＯＳトランジスタと、 を有することを特徴とする半導体装置。 - 【請求項２】 請求項１に記載の半導体装置において、 前記半導体基板が、ボロンを高濃度に含有し比抵抗が５
／１０００〜５０／１０００Ω・cmの単結晶シリコン基
板であり、 前記シリコンエピタキシャル層が、ボロンを低濃度に含
有し比抵抗が０．５〜１５Ω・cmのシリコンエピタキシ
ャル層であることを特徴とする半導体装置。 - 【請求項３】 請求項１または２に記載の半導体装置に
おいて、 前記ＭＯＳトランジスタおよびフィールドシールド部を
覆う中間絶縁膜としてＢＰＳＧ膜が設けられ、該ＢＰＳ
Ｇ膜上に配線が設けられたことを特徴とする半導体装
置。 - 【請求項４】 第一導電型の不純物を高濃度に含有する
半導体基板上に、絶縁膜、フィールドシールド電極、絶
縁膜を順次形成することにより、フィールドシールド部
を形成する工程と、 全面に第一導電型の不純物を低濃度に含有するシリコン
エピタキシャル層を形成する工程と、 強アルカリ溶液を用いた化学機械研磨またはウェットエ
ッチングを用いて前記フィールドシールド部上の前記シ
リコンエピタキシャル層を選択的に除去することによ
り、フィールドシールド部上面とシリコンエピタキシャ
ル層上面が略同じ高さになるように平坦化する工程と、 前記シリコンエピタキシャル層上にゲート電極部および
前記第一導電型と逆導電型の不純物拡散層を形成するこ
とにより、ＭＯＳトランジスタを形成する工程と、を有
することを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20396396A JPH1050820A (ja) | 1996-08-01 | 1996-08-01 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20396396A JPH1050820A (ja) | 1996-08-01 | 1996-08-01 | 半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1050820A true JPH1050820A (ja) | 1998-02-20 |
Family
ID=16482553
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20396396A Pending JPH1050820A (ja) | 1996-08-01 | 1996-08-01 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1050820A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100610465B1 (ko) * | 2005-03-25 | 2006-08-08 | 주식회사 하이닉스반도체 | 반도체 소자의 제조 방법 |
| US8099094B2 (en) | 2004-07-12 | 2012-01-17 | Interdigital Technology Corporation | Neighbor scanning in wireless local area networks |
-
1996
- 1996-08-01 JP JP20396396A patent/JPH1050820A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8099094B2 (en) | 2004-07-12 | 2012-01-17 | Interdigital Technology Corporation | Neighbor scanning in wireless local area networks |
| KR100610465B1 (ko) * | 2005-03-25 | 2006-08-08 | 주식회사 하이닉스반도체 | 반도체 소자의 제조 방법 |
| US7652331B2 (en) | 2005-03-25 | 2010-01-26 | Hynix Semiconductor Inc. | Semiconductor device and method for fabricating the same |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20040511 |