JPH056809A - 抵抗付チツプバリスタ - Google Patents
抵抗付チツプバリスタInfo
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- JPH056809A JPH056809A JP3183825A JP18382591A JPH056809A JP H056809 A JPH056809 A JP H056809A JP 3183825 A JP3183825 A JP 3183825A JP 18382591 A JP18382591 A JP 18382591A JP H056809 A JPH056809 A JP H056809A
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- 238000004513 sizing Methods 0.000 abstract 1
- 230000002093 peripheral effect Effects 0.000 description 5
- 238000010586 diagram Methods 0.000 description 4
- 230000002159 abnormal effect Effects 0.000 description 3
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- LFQSCWFLJHTTHZ-UHFFFAOYSA-N Ethanol Chemical compound CCO LFQSCWFLJHTTHZ-UHFFFAOYSA-N 0.000 description 1
- 229910004298 SiO 2 Inorganic materials 0.000 description 1
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Landscapes
- Thermistors And Varistors (AREA)
Abstract
(57)【要約】
【目的】 単一のバリスタ素子に抵抗を付加することに
より、部品点数を削減できるとともに実装コストを低減
でき、さらには電子機器の小型化に対応できる抵付チッ
プバリスタを提供する。 【構成】 セラミックス焼結体２内に第１，第２内部電
極３，４を埋設し、上記焼結体２の外表面に抵抗膜９を
形成するとともに、該抵抗膜９と上記第２内部電極４と
をスルーホール電極８を介して接続し、これにより抵抗
付チップバリスタ１を構成する。
より、部品点数を削減できるとともに実装コストを低減
でき、さらには電子機器の小型化に対応できる抵付チッ
プバリスタを提供する。 【構成】 セラミックス焼結体２内に第１，第２内部電
極３，４を埋設し、上記焼結体２の外表面に抵抗膜９を
形成するとともに、該抵抗膜９と上記第２内部電極４と
をスルーホール電極８を介して接続し、これにより抵抗
付チップバリスタ１を構成する。
Description
【０００１】
【産業上の利用分野】本発明は、電圧非直線抵抗体とし
て機能するチップバリスタに関し、特に単一のバリスタ
素子に抵抗を付加することにより、部品点数を削減でき
るとともに実装コストを低減でき、さらには電子機器の
小型化に対応できるようにした構造に関する。
て機能するチップバリスタに関し、特に単一のバリスタ
素子に抵抗を付加することにより、部品点数を削減でき
るとともに実装コストを低減でき、さらには電子機器の
小型化に対応できるようにした構造に関する。
【０００２】
【従来の技術】一般に、印加電圧に応じて抵抗値が非直
線的に変化するバリスタは、被保護素子に並列接続する
ことによって該素子に異常電圧が加わるのを防止するサ
ージ吸収素子，電圧安定化素子として用いられている。
このようなバリスタは、電気回路に組み込んだ際の電圧
制御能力を示す非直線係数の値が大きいほど望ましい。
しかし、この非直線係数の向上には限界があることか
ら、バリスタ単独では異常電圧から被保護素子の破損を
防止できない場合がある。従って、従来、上記バリスタ
に抵抗体を直列接続し、この抵抗体によりバリスタの電
圧制御能力を越える過電圧エネルギーを吸収するように
している。
線的に変化するバリスタは、被保護素子に並列接続する
ことによって該素子に異常電圧が加わるのを防止するサ
ージ吸収素子，電圧安定化素子として用いられている。
このようなバリスタは、電気回路に組み込んだ際の電圧
制御能力を示す非直線係数の値が大きいほど望ましい。
しかし、この非直線係数の向上には限界があることか
ら、バリスタ単独では異常電圧から被保護素子の破損を
防止できない場合がある。従って、従来、上記バリスタ
に抵抗体を直列接続し、この抵抗体によりバリスタの電
圧制御能力を越える過電圧エネルギーを吸収するように
している。
【０００３】
【発明が解決しようとする課題】ところで、上記従来の
バリスタに抵抗体を直列接続して回路を構成する場合、
回路基板にバリスタと抵抗体とをそれぞれ別々に実装す
ることから、該抵抗体の分だけ部品点数が増えるととも
に、実装コストが上昇するという問題がある。また、抵
抗体の分だけ実装スペースが拡大することから、近年の
電子機器の分野における小型化に対応できないという問
題点もある。
バリスタに抵抗体を直列接続して回路を構成する場合、
回路基板にバリスタと抵抗体とをそれぞれ別々に実装す
ることから、該抵抗体の分だけ部品点数が増えるととも
に、実装コストが上昇するという問題がある。また、抵
抗体の分だけ実装スペースが拡大することから、近年の
電子機器の分野における小型化に対応できないという問
題点もある。
【０００４】本発明は、上記従来の状況に鑑みてなされ
たもので、部品点数，及び実装コストを低減できるとと
もに、実装スペースを縮小して電子機器の小型化に対応
できる抵抗付チップバリスタを提供することを目的とし
ている。
たもので、部品点数，及び実装コストを低減できるとと
もに、実装スペースを縮小して電子機器の小型化に対応
できる抵抗付チップバリスタを提供することを目的とし
ている。
【０００５】
【課題を解決するための手段】そこで本発明は、焼結体
内に少なくとも一対の内部電極を埋設し、該焼結体の外
表面に抵抗膜を形成するとともに、該抵抗膜と上記いず
れか一方の内部電極とをスルーホール電極を介して接続
したことを特徴とする抵抗付チップバリスタである。
内に少なくとも一対の内部電極を埋設し、該焼結体の外
表面に抵抗膜を形成するとともに、該抵抗膜と上記いず
れか一方の内部電極とをスルーホール電極を介して接続
したことを特徴とする抵抗付チップバリスタである。
【０００６】
【作用】本発明に係る抵抗付チップバリスタによれば、
焼結体内に一対の内部電極を埋設するとともに、該内部
電極と焼結体の表面に形成された抵抗膜とをスルーホー
ル電極により接続したので、上記内部電極間のセラミッ
クス層でバリスタ特性を得ながら、上記抵抗膜で該バリ
スタの電圧制限能力を越える過電圧を吸収できる。その
結果、バリスタ機能と抵抗機能とを単一の素子で得るこ
とができ、従来のバリスタと抵抗体とを別々に実装する
場合に比べて抵抗体の分だけ部品点数を削減できるとと
もに、実装コストを低減できる。また、従来の抵抗体を
不要にできる分だけ実装スペースを縮小でき、電子機器
の小型化に対応できる。
焼結体内に一対の内部電極を埋設するとともに、該内部
電極と焼結体の表面に形成された抵抗膜とをスルーホー
ル電極により接続したので、上記内部電極間のセラミッ
クス層でバリスタ特性を得ながら、上記抵抗膜で該バリ
スタの電圧制限能力を越える過電圧を吸収できる。その
結果、バリスタ機能と抵抗機能とを単一の素子で得るこ
とができ、従来のバリスタと抵抗体とを別々に実装する
場合に比べて抵抗体の分だけ部品点数を削減できるとと
もに、実装コストを低減できる。また、従来の抵抗体を
不要にできる分だけ実装スペースを縮小でき、電子機器
の小型化に対応できる。
【０００７】
【実施例】以下、本発明の一実施例を図について説明す
る。図１ないし図５は本実施例の抵抗付チップバリスタ
を説明するための図である。図において、１は本実施例
の抵抗付チップバリスタであり、これは直方体状のセラ
ミックス焼結体２の内部に第１，第２内部電極３，４を
埋設し、該焼結体２の左, 右端面２ａ，２ｂに端面電極
５を形成するとともに、上記焼結体２の両側面２ｃ，２
ｄに側面電極６を形成して構成されている。また上記焼
結体２の、第１，第２内部電極３，４に挟まれた部分は
電圧非直線特性を発現するセラミックス層７ａとなって
おり、該セラミックス層７ａは所定のバリスタ電圧が得
られる厚さに設定されている。さらに上記焼結体２のセ
ラミックス層７ａ以外の上部及び下部はダミーとしての
セラミックス層７ｂ，７ｃとなっている。
る。図１ないし図５は本実施例の抵抗付チップバリスタ
を説明するための図である。図において、１は本実施例
の抵抗付チップバリスタであり、これは直方体状のセラ
ミックス焼結体２の内部に第１，第２内部電極３，４を
埋設し、該焼結体２の左, 右端面２ａ，２ｂに端面電極
５を形成するとともに、上記焼結体２の両側面２ｃ，２
ｄに側面電極６を形成して構成されている。また上記焼
結体２の、第１，第２内部電極３，４に挟まれた部分は
電圧非直線特性を発現するセラミックス層７ａとなって
おり、該セラミックス層７ａは所定のバリスタ電圧が得
られる厚さに設定されている。さらに上記焼結体２のセ
ラミックス層７ａ以外の上部及び下部はダミーとしての
セラミックス層７ｂ，７ｃとなっている。
【０００８】また、上記第１内部電極３の両端面３ａは
焼結体２の両側面２ｃ，２ｄに露出しており、該各端面
３ａは上記側面電極６に接続されている。さらに、上記
第２内部電極４の周端面は焼結体２の周端面の内側に位
置しており、焼結体２内に封入されている。
焼結体２の両側面２ｃ，２ｄに露出しており、該各端面
３ａは上記側面電極６に接続されている。さらに、上記
第２内部電極４の周端面は焼結体２の周端面の内側に位
置しており、焼結体２内に封入されている。
【０００９】さらに、上記焼結体２のダミー用セラミッ
クス層７ｂの、上記第２内部電極４の両端部を臨む部分
にはスルーホールが形成されており、該スルーホールの
内端は上記第２内部電極４に達している。このスルーホ
ール内には電極８が充填されており、これにより第２内
部電極４の両端部はスルーホール電極８を介して焼結体
２の上面に導出されている。
クス層７ｂの、上記第２内部電極４の両端部を臨む部分
にはスルーホールが形成されており、該スルーホールの
内端は上記第２内部電極４に達している。このスルーホ
ール内には電極８が充填されており、これにより第２内
部電極４の両端部はスルーホール電極８を介して焼結体
２の上面に導出されている。
【００１０】そして、上記焼結体２の上面には２つの抵
抗膜９が形成されている。この各抵抗膜９の一端９ａは
上記左, 右の端面電極５に接続されており、他端９ｂは
上記スルーホール電極８に接続されている。
抗膜９が形成されている。この各抵抗膜９の一端９ａは
上記左, 右の端面電極５に接続されており、他端９ｂは
上記スルーホール電極８に接続されている。
【００１１】次に本実施例の抵抗付チップバリスタ１の
製造方法について説明する。まず、ＺｎＯ(95.0 mol
％),ＣｏＯ(1.0mol ％),ＭｎＯ(1.0mol ％),Ｓｂ2 Ｏ
3(2.0 mol ％),Ｃｒ2 Ｏ3(1.0 mol ％) を混合してなる
セラミックス材料にＢ2Ｏ3 ，ＳｉＯ2 ，ＰｂＯ，Ｚｎ
Ｏからなるガラス粉末を10wt％加えて原料とし、これに
有機バインダーとアルコールを混合してスラリーを形成
する。このスラリーからドクターブレード法により所定
厚さのグリーンシートを形成し、このグリーンシートを
所定寸法の矩形状に切断して多数のセラミックスシート
を形成する。これにより、電圧非直線特性を発現するセ
ラミックス層７ａ，及びダミーとしてのセラミックス層
７ｂ，７ｃを多数枚形成する。次に、上記セラミックス
層７ａの上面の中央部にＰｔからなるペーストを印刷し
て第２内部電極４を形成する。この場合、該内部電極４
の周端面がセラミックス層７ａの周縁より内側に位置す
るように形成する。次いで、１枚のダミー用セラミック
ス層７ｃの上面の中央部に上記Ｐｔペーストを印刷して
第１内部電極３を形成する。この場合は、該内部電極３
の両端面３ａのみがセラミックス層７ｃの側端縁に位置
するように形成する。次に、図４に示すように、上記各
ダミー用セラミックス層７ｂの第２内部電極４の両端部
に対応する部分にスルーホール用孔８ａを形成する。そ
して、上記セラミックス層７ａの上部に多数枚のダミー
用セラミックス層７ｂを重ねるとともに、下部に同じく
ダミー用セラミックス層７ｃを重ね、これをプレスで圧
着して積層体を形成する。これにより上記セラミックス
層７ａを挟んで第１，第２内部電極３，４の中央部が対
向し、かつ第１内部電極３の両端面３ａのみが積層体の
両側面に露出するとともに、該第１内部電極３の残りの
端面，及び第２内部電極４の周端面の全てが積層体内に
埋設されることとなり、さらに積層体の第２内部電極４
の両端部を臨む部分にスルーホールが形成されることと
なる。次いで、上記スルーホール内に上記Ｐｔペースト
を注入してスルーホール電極８を形成し、該スルーホー
ル電極８の内端を上記第２内部電極４に接続する。そし
て、この積層体を空気中にて1200℃に加熱焼成して焼結
体２を得る。次に、上記焼結体２の上面の両スルーホー
ル電極８の上端と左, 右端面２ａ，２ｂとの間にＲｕＯ
2 からなる抵抗ペーストを塗布して抵抗膜９を形成す
る。これにより各抵抗膜９はスルーホール電極８を介し
て第２内部電極４の両端部に直列接続する。最後に、上
記焼結体２の左, 右端面２ａ，２ｂ，及び両側面２ｃ，
２ｄに、Ｐｄを10％含むＡｇペーストを塗布した後、80
0 ℃で焼きつけて端面電極５，側面電極６を形成する。
これにより各抵抗膜９の一端９ａは左, 右の端面電極５
に接続されることとなり、かつ第１内部電極３の両端面
３ａは側面電極６に接続される。これで本実施例の抵抗
付チップバリスタ１が製造される。
製造方法について説明する。まず、ＺｎＯ(95.0 mol
％),ＣｏＯ(1.0mol ％),ＭｎＯ(1.0mol ％),Ｓｂ2 Ｏ
3(2.0 mol ％),Ｃｒ2 Ｏ3(1.0 mol ％) を混合してなる
セラミックス材料にＢ2Ｏ3 ，ＳｉＯ2 ，ＰｂＯ，Ｚｎ
Ｏからなるガラス粉末を10wt％加えて原料とし、これに
有機バインダーとアルコールを混合してスラリーを形成
する。このスラリーからドクターブレード法により所定
厚さのグリーンシートを形成し、このグリーンシートを
所定寸法の矩形状に切断して多数のセラミックスシート
を形成する。これにより、電圧非直線特性を発現するセ
ラミックス層７ａ，及びダミーとしてのセラミックス層
７ｂ，７ｃを多数枚形成する。次に、上記セラミックス
層７ａの上面の中央部にＰｔからなるペーストを印刷し
て第２内部電極４を形成する。この場合、該内部電極４
の周端面がセラミックス層７ａの周縁より内側に位置す
るように形成する。次いで、１枚のダミー用セラミック
ス層７ｃの上面の中央部に上記Ｐｔペーストを印刷して
第１内部電極３を形成する。この場合は、該内部電極３
の両端面３ａのみがセラミックス層７ｃの側端縁に位置
するように形成する。次に、図４に示すように、上記各
ダミー用セラミックス層７ｂの第２内部電極４の両端部
に対応する部分にスルーホール用孔８ａを形成する。そ
して、上記セラミックス層７ａの上部に多数枚のダミー
用セラミックス層７ｂを重ねるとともに、下部に同じく
ダミー用セラミックス層７ｃを重ね、これをプレスで圧
着して積層体を形成する。これにより上記セラミックス
層７ａを挟んで第１，第２内部電極３，４の中央部が対
向し、かつ第１内部電極３の両端面３ａのみが積層体の
両側面に露出するとともに、該第１内部電極３の残りの
端面，及び第２内部電極４の周端面の全てが積層体内に
埋設されることとなり、さらに積層体の第２内部電極４
の両端部を臨む部分にスルーホールが形成されることと
なる。次いで、上記スルーホール内に上記Ｐｔペースト
を注入してスルーホール電極８を形成し、該スルーホー
ル電極８の内端を上記第２内部電極４に接続する。そし
て、この積層体を空気中にて1200℃に加熱焼成して焼結
体２を得る。次に、上記焼結体２の上面の両スルーホー
ル電極８の上端と左, 右端面２ａ，２ｂとの間にＲｕＯ
2 からなる抵抗ペーストを塗布して抵抗膜９を形成す
る。これにより各抵抗膜９はスルーホール電極８を介し
て第２内部電極４の両端部に直列接続する。最後に、上
記焼結体２の左, 右端面２ａ，２ｂ，及び両側面２ｃ，
２ｄに、Ｐｄを10％含むＡｇペーストを塗布した後、80
0 ℃で焼きつけて端面電極５，側面電極６を形成する。
これにより各抵抗膜９の一端９ａは左, 右の端面電極５
に接続されることとなり、かつ第１内部電極３の両端面
３ａは側面電極６に接続される。これで本実施例の抵抗
付チップバリスタ１が製造される。
【００１２】本実施例の抵抗付チップバリスタ１は、図
５の等価回路図に示すように、一方側の端面電極５′，
側面電極６′間に電源を接続し、他方側の端面電極５，
側面電極６間に被保護素子Ａを接続する。これにより被
保護素子Ａに異常電圧が加わるのを防止するとともに、
該バリスタの電圧制限能力を越える過電圧エネルギーを
抵抗膜９でもって吸収する。
５の等価回路図に示すように、一方側の端面電極５′，
側面電極６′間に電源を接続し、他方側の端面電極５，
側面電極６間に被保護素子Ａを接続する。これにより被
保護素子Ａに異常電圧が加わるのを防止するとともに、
該バリスタの電圧制限能力を越える過電圧エネルギーを
抵抗膜９でもって吸収する。
【００１３】このように本実施例によれば、焼結体２内
に第１，第２内部電極３，４を埋設するとともに、焼結
体２の上面に２つの抵抗膜９を形成し、該各抵抗膜９と
上記第２内部電極４とをスルーホール電極８を介して直
列接続したので、１つの素子にバリスタ機能と抵抗機能
とを付加することができる。その結果、従来のバリスタ
と抵抗体とを別々に実装する場合に比べて部品点数を削
減できるとともに、実装コストを低減でき、しかも従来
の抵抗体を不要にできる分だけ実装スペースを縮小で
き、ひいては電子機器の小型化に対応できる。
に第１，第２内部電極３，４を埋設するとともに、焼結
体２の上面に２つの抵抗膜９を形成し、該各抵抗膜９と
上記第２内部電極４とをスルーホール電極８を介して直
列接続したので、１つの素子にバリスタ機能と抵抗機能
とを付加することができる。その結果、従来のバリスタ
と抵抗体とを別々に実装する場合に比べて部品点数を削
減できるとともに、実装コストを低減でき、しかも従来
の抵抗体を不要にできる分だけ実装スペースを縮小で
き、ひいては電子機器の小型化に対応できる。
【００１４】図６及び図７は本発明の他の実施例による
抵抗付チップバリスタを説明するための図であり、これ
は１つの抵抗膜を付加した例である。図中、図１と同一
符号は同一又は相当部分を示す。この実施例の抵抗付チ
ップバリスタ１０は、焼結体２内に第１，第２内部電極
３，１１を埋設し、該第２内部電極１１の一端面１１ａ
のみを上記焼結体２の右端面２ｂに導出するとともに、
該一端面１１ａを端面電極５に接続し、上記第２内部電
極１１の内端面１１ｂをスルーホール電極８を介して抵
抗膜９に接続して構成されている。この抵抗付チップバ
リスタ１０においても、単一の素子にバリスタ機能と抵
抗機能とを付加することができ、上記実施例と同様の効
果が得られる。
抵抗付チップバリスタを説明するための図であり、これ
は１つの抵抗膜を付加した例である。図中、図１と同一
符号は同一又は相当部分を示す。この実施例の抵抗付チ
ップバリスタ１０は、焼結体２内に第１，第２内部電極
３，１１を埋設し、該第２内部電極１１の一端面１１ａ
のみを上記焼結体２の右端面２ｂに導出するとともに、
該一端面１１ａを端面電極５に接続し、上記第２内部電
極１１の内端面１１ｂをスルーホール電極８を介して抵
抗膜９に接続して構成されている。この抵抗付チップバ
リスタ１０においても、単一の素子にバリスタ機能と抵
抗機能とを付加することができ、上記実施例と同様の効
果が得られる。
【００１５】
【発明の効果】以上のように本発明に係る抵抗付チップ
バリスタによれば、焼結体内に一対の内部電極を埋設す
るとともに、該内部電極と焼結体の表面に形成された抵
抗膜とをスルーホール電極により接続したので、単一の
素子でバリスタ機能と抵抗機能とを得ることができ、そ
の結果部品点数，実装コストを低減できる効果があると
ともに、電子機器の小型化に対応できる効果がある。
バリスタによれば、焼結体内に一対の内部電極を埋設す
るとともに、該内部電極と焼結体の表面に形成された抵
抗膜とをスルーホール電極により接続したので、単一の
素子でバリスタ機能と抵抗機能とを得ることができ、そ
の結果部品点数，実装コストを低減できる効果があると
ともに、電子機器の小型化に対応できる効果がある。
【図１】本発明の一実施例による抵抗付チップバリスタ
を説明するための図２のＩ−Ｉ線断面図である。
を説明するための図２のＩ−Ｉ線断面図である。
【図２】上記実施例の抵抗付チップバリスタを示す斜視
図である。
図である。
【図３】上記実施例の図２のII-II 線断面図である。
【図４】上記実施例の抵抗付チップバリスタの分解斜視
図である。
図である。
【図５】上記実施例の抵抗付チップバリスタの等価回路
図である。
図である。
【図６】本発明の他の実施例による抵抗付チップバリス
タを示す断面図である。
タを示す断面図である。
【図７】上記他の実施例の抵抗付チップバリスタの等価
回路図である。
回路図である。
１，１０ 抵抗付チップバリスタ ２ 焼結体 ３，４，１１ 内部電極 ８ スルーホール電極 ９ 抵抗膜
Claims (1)
- 【特許請求の範囲】 【請求項１】 セラミックス焼結体内に少なくとも一対
の内部電極を埋設し、上記焼結体の外表面に抵抗膜を形
成するとともに、該抵抗膜と上記いずれか一方の内部電
極とをスルーホール電極により接続したことを特徴とす
る抵抗付チップバリスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3183825A JPH056809A (ja) | 1991-06-27 | 1991-06-27 | 抵抗付チツプバリスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3183825A JPH056809A (ja) | 1991-06-27 | 1991-06-27 | 抵抗付チツプバリスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH056809A true JPH056809A (ja) | 1993-01-14 |
Family
ID=16142509
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3183825A Pending JPH056809A (ja) | 1991-06-27 | 1991-06-27 | 抵抗付チツプバリスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH056809A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2006106717A1 (ja) * | 2005-04-01 | 2006-10-12 | Matsushita Electric Industrial Co., Ltd. | バリスタおよびそれを用いた電子部品モジュール |
-
1991
- 1991-06-27 JP JP3183825A patent/JPH056809A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2006106717A1 (ja) * | 2005-04-01 | 2006-10-12 | Matsushita Electric Industrial Co., Ltd. | バリスタおよびそれを用いた電子部品モジュール |
| JPWO2006106717A1 (ja) * | 2005-04-01 | 2008-09-11 | 松下電器産業株式会社 | バリスタおよびそれを用いた電子部品モジュール |
| US7940155B2 (en) | 2005-04-01 | 2011-05-10 | Panasonic Corporation | Varistor and electronic component module using same |
| JP4720825B2 (ja) * | 2005-04-01 | 2011-07-13 | パナソニック株式会社 | バリスタ |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19990831 |