JPH0568182A

JPH0568182A - 映像信号のサンプリングクロツク発生装置

Info

Publication number: JPH0568182A
Application number: JP22802091A
Authority: JP
Inventors: Yoshimasa Maezawa; 吉賢前澤
Original assignee: Sharp Corp
Current assignee: Sharp Corp
Priority date: 1991-09-09
Filing date: 1991-09-09
Publication date: 1993-03-19

Abstract

(57)【要約】【目的】映像信号をディジタル化する場合に必要なサ
ンプリングクロックを発生するとき、回路定数を変更す
ることなく、大きく異なる周波数の、安定なクロック信
号をスイッチなどで切換えて得られるようにする。【構成】第１の位相比較器２、第１のローパスフィル
タ３、第１の電圧制御発振器４、第１の分周回路５等よ
りなる第１のＰＬＬにおいて、水平同期信号を基準とし
たある特定の比率の第１のクロック信号を発生し、第２
の位相比較器８、第２のローパスフィルタ９、第２の電
圧制御発振器１０、第２の分周回路１１等よりなる第２
のＰＬＬにおいて、第１のＰＬＬ回路からの信号を基準
とし、所望の周波数の第２のクロック信号を切換えて発
生する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、映像信号などの処理回
路において、映像信号をディジタル化する際に必要とな
るサンプリングクロックの発生装置に関するものであ
る。

【０００２】

【従来の技術】映像信号の処理技術の進展により、アナ
ログ情報である映像信号を一旦ディジタルデータに変換
し、表示上必要な処理を施し、再びアナログ信号に変換
し、処理を施した映像信号を映出するシステムや、アナ
ログ信号である映像信号をディジタルデータに変換した
後、ディジタルで記録・再生を行なうことにより、画質
の劣化を防止しつつ、複製できるなど、映像信号のディ
ジタル化には様々なメリットがあり、メモリ素子、とり
わけ半導体メモリ技術の進展に伴い、映像信号のディジ
タル化が一般化しつつある。また、ディジタル化に際し
ては、ディジタル化の国際標準なども制定され、それら
に準拠したレートでのクロック信号の発生が必要となっ
ている。処理速度、取扱えるデータの量などの制約か
ら、標準以外のクロックレートでのディジタル化も広く
行なわれるところとなっている。

【０００３】以上述べたような情勢から、各種映像信号
の処理装置は、入力となる映像信号の特徴的な性質、た
とえば、水平同期信号の周期や色副搬送波の基準信号
（バースト）などを利用して、サンプリングクロックを
発生させている。

【０００４】図５は、映像信号処理装置で使用される典
型的なクロック発生回路の一例のブロック図である。こ
れは、入力されたテレビ信号から得られる水平同期信号
を基準に、水平同期信号に対して任意の倍数のクロック
信号を発生する回路である。同図において、テレビ信号
Ｓは同期分離回路１に入力され、同期信号が分離されて
出力される。出力された水平同期信号は、位相比較器２
の一方の入力となり、位相比較器の他方の入力には、後
述の分周回路５の出力が入力される。位相比較器２で
は、２つの入力信号の位相の誤差に応じた出力が得られ
る。この実施例では、基準となる水平同期信号に対し
て、分周回路５の出力が比較され、位相誤差が電圧に変
換され出力される。位相比較器２の出力は、ローパスフ
ィルタ３に入力され、間欠的に出力される誤差電圧を平
滑化・フィルタリングし、電圧制御発振器４の制御電圧
となる。電圧制御発振器４は、入力された制御電圧に応
じて発振周波数を変え、たとえば、より高い電圧を入力
すれば、より高い周波数の発振が行なわれるように制御
される。電圧制御発振器４の出力は、クロック出力６と
なり、他の回路に出力されるとともに、分周回路５に入
力される。分周回路５では、必要とするクロックの周波
数に応じた分周が行なわれ、その出力は位相比較器２の
比較入力となる。

【０００５】以上の説明のように、位相比較器２、ロー
パスフィルタ３、電圧制御発振器４、分周回路５は、一
般的にＰＬＬ（位相同期ループ）と呼ばれる回路を構成
する。電圧制御発振器４で発生される周波数は、分周回
路５の分周比で決定される。たとえば、ＮＴＳＣ信号に
おいて２分周すれば、同期分離回路１で得られた水平周
波数の倍のクロック（約３１．５ｋＨｚ）が得られ、８
５８分周すれば、１３．５ＭＨｚ（いわゆる４：２：２
規格のクロック）が得られる。なお、同期分離回路１で
得られる信号は、垂直ブランキング期間内の等化パルス
が通常の水平同期信号の２倍の周期を持つため、回路の
定数の選定によっては、位相同期ループの動作が不安定
となる。この減少を回避する手段としては、定数を適当
に選定するか、等化パルス信号部分での位相比較を停止
するか、あるいは、水平同期信号の周期に変換するなど
の手段により安定化を図っている。

【０００６】

【発明が解決しようとする課題】以上述べたように、図
５に示されるような従来例により、たとえば、水平同期
信号などの特徴的な信号に同期した任意の整数倍の周波
数のクロック信号を得ることができるが、ＰＬＬシステ
ムの構成要素である、電圧制御発振器４の制御感度・安
定性、ローパスフィルタの時定数などの関係で、周波数
の大きく異なるクロック信号を、スイッチなどで切換え
て得ることは困難であった。換言すると、大きく異なる
周波数の安定なクロック信号を、スイッチなどで切換え
て得るには、電圧制御発振器、ローパスフィルタなどの
回路定数の変更を同時に行なう必要があった。

【０００７】

【課題を解決するための手段】本発明における映像信号
のサンプリングクロック発生装置には、水平同期信号を
基準信号入力とし、その整数倍の周波数の信号を比較信
号入力としある特定の比率の第１のクロック信号を発生
する第１のＰＬＬ回路と、第１のＰＬＬ回路からの信号
を基準信号入力としその整数倍の周波数の信号を比較信
号入力とし発振周波数を変更する手段を有する第２のク
ロック信号を発生する第２のＰＬＬ回路とを設けた。

【０００８】

【作用】以上のような構成により、水平同期信号に対し
て一定の関係、たとえば、９１０倍の発振周波数を持つ
水平同期信号に同期した第１クロック信号の発生手段に
より、映像信号から得られる同期信号に対して、極めて
安定した基準となる単一周波数のクロックを発生し、こ
の第１クロック信号をもとに、分周・デコードなどの手
段により、基準となる信号をつくり、広範囲な周波数を
発振可能な電圧制御発振器を含む第２クロック発生手段
により、広範囲にわたり安定度の高い任意の周波数のク
ロックを回路定数の変更なしに得ることができる。

【０００９】

【実施例】図１は本発明の一実施例のブロック図であ
る。

【００１０】図１において、第１の位相比較器２、第１
のローパスフィルタ３、第１の電圧制御発振器４、第１
の分周回路５より構成される回路にテレビ信号Ｓが供給
されることは、図５について説明された従来例と同様で
ある。すなわち、テレビ信号Ｓは、同期分離回路１に入
力され、水平同期信号が分離されて出力される。出力さ
れた水平同期信号は、第１の位相比較器２の一方の入力
となり、この位相比較器２の他方の入力には、第１の分
周回路５の出力が入力される。第１の位相比較器２で
は、２つの入力信号の位相の誤差に応じた出力が得られ
る。この例では、基準となる水平同期信号に対して、第
１の分周回路５の出力が比較され、位相誤差が電圧に変
換され出力される。第１の位相比較器２の出力は、第１
のローパスフィルタ３に入力され、間欠的に出力される
誤差信号を平滑化・フィルタリングし、第１の電圧制御
発振器４の制御電圧とする。第１の電圧制御発振器４
は、入力された制御電圧に応じて発振周波数を変え、た
とえば、より高い電圧を入力すれば、より高い周波数の
発振が行なわれるように制御される。第１の電圧制御発
振器４の出力は、第１のクロック出力６となり他の回路
に出力されるとともに、第１の分周回路５に入力され
る。第１の分周回路５では、必要とするクロックの周波
数に応じた分周が行なわれ、第１の位相比較器２の入力
となる。これらの回路は第１のＰＬＬ回路を構成する。

【００１１】第１の分周回路５の分周比として、９１０
を選べば、その結果として、水平同期信号の周波数であ
る１５．７３４ｋＨｚの９１０倍の周波数である１４．
３１８１８ＭＨｚ（カラーサブキャリア周波数の４倍）
が発生される。

【００１２】以上のようにして、入力されたテレビ信号
Ｓに同期した基準信号出力（同期信号出力）７を得るこ
とができる。これは、第１の位相比較器２の比較入力と
なるとともに第２の位相比較器８の基準信号入力とな
る。

【００１３】なお、本実施例における以上の動作におい
て、発生する第１のクロック出力６は、単一の周波数で
よいので、第１の電圧制御発振器４の発振周波数は、広
範囲に変化させる必要がないから、必要に応じて安定度
のよい発振回路、たとえば、クリスタルオシレータ（Ｖ
ＣＸＯ）などを使用することができる。また、ローパス
フィルタ３の定数についても、単一の周波数でよいの
で、最適な定数を固定的に使用することができる。

【００１４】第１のクロック出力６をもとに第１の分周
回路５で作成された基準信号出力７は、第２のＰＬＬ回
路を構成する第２の位相比較器８の基準信号入力とな
る。第２のＰＬＬ回路は、第２の位相比較器８、第２の
ローパスフィルタ９、第２の電圧制御発振器１０、第２
の分周回路１１より構成される。これらの配列および動
作については、第１のＰＬＬ回路と同様であるが、第２
の電圧制御発振器１０の発振可能な範囲が異なる。

【００１５】第１の分周回路５からの基準信号出力７
は、第２の位相比較８の一方の入力となる。第２の位相
比較器８の他方の入力には、第２の分周回路１１の出力
が入力される。第２の位相比較器８では、２つの入力信
号の位相の誤差に応じた出力が得られる。第１の分周回
路５からの基準信号出力７に対して、第２の分周回路１
１の出力が比較され、それらの位相誤差が電圧に変換さ
れ出力される。第２の位相比較器８の出力は、第２のロ
ーパスフィルタ９に入力され、間欠的に出力される誤差
電圧を平滑化・フィルタリングし、第２の電圧制御発振
器１０の制御電圧となる。第２の電圧制御発振器１０
は、入力された制御電圧に応じて発振周波数を変え、た
とえば、より高い電圧を入力すればより高い周波数の発
振が行なわれるように制御される。第２の電圧制御発振
器１０の出力は、第２のクロック出力１２となり他の回
路に出力されるとともに、第２の分周回路１１に入力さ
れる。第２の分周回路１１では、必要とするクロックの
周波数に応じた分周が行なわれ、第２の位相比較器８の
入力となる。以上の説明のように、第２の電圧制御発振
器１０は、第１の電圧制御発振器４に比べて、広範囲の
周波数を発振可能であるが、安定度においては、第１の
電圧制御発振器４の方が、周波数が固定されているから
優れている。

【００１６】また、第１の分周回路５として、図２に示
すような同期信号発生回路を使用し、複合同期信号１６
を発生させれば、第１の位相比較器２に入力される信号
の形式を一致させることができ、垂直ブランキング期間
に発生する等化パルスと分周により得られる信号の不一
致を解消でき、さらに好都合である。図２に示される同
期信号発生回路は、４５５分周回路１３、２分周回路１
４、水平デコーダ１５より構成される。４５５分周回路
１３には、第１のクロック出力６を入力とし、４５５分
周する。第１のクロック出力６として、図１の同期分離
回路１の出力信号の９１０倍の周期を持つクロックを使
用すれば、４５５分周回路１３の出力は、水平同期信号
の２倍の周期を持った信号が得られる。この信号は垂直
ブランキング期間の等化パルスを作成するために使用さ
れる。４５５分周回路１３の出力は、２分周回路１４に
入力され、さらに２分周される。以上の動作で、第１の
クロック出力６は９１０分周され、水平同期信号と同一
の周期をもった信号が得られる。２分周回路１４の出力
は水平デコーダ１５の１つの入力となる。水平デコーダ
１５には、４５５分周回路１４からの出力および第１の
クロック出力６も入力され、複合同期信号１６、水平同
期信号１７をはじめ、任意の必要な信号を形成し出力す
る。

【００１７】図１の基準信号出力７として、図２の複合
同期信号１６を用いれば、水平同期信号の２倍の周期を
持つ信号を含むから、垂直ブランキング期間の信号波形
を同期分離回路１からの出力と一致させることができ、
位相比較器２の出力信号の品位を向上させることができ
る。

【００１８】図３は、他の実施例であって、図２のよう
な同期信号発生回路を有する第１の分周回路５を用い、
第１の位相比較器２へ入力される比較信号として、図２
の複合同期信号１６を使用し、垂直同期ブランキング期
間の問題（等化パルスの問題）を回避するとともに、第
２の位相比較器８へ入力される基準信号として、図２の
水平同期信号１７を使用すれば、第２のＰＬＬ回路は、
水平同期信号のみに依存した周波数の信号を発振するこ
とができる。その他回路の動作は図１の場合と同様であ
る。

【００１９】図４は、第２のＰＬＬ回路における分周比
率の変更手段の一例である。第２の分周回路１１として
図４に示されるようなプログラマブルカウンタを使用す
る。同図において、この回路は、プリセット機能付き１
２ビットカウンタ２０を中心に構成され、プリセット値
をセットする手段として、スイッチ列２２を備えてい
る。スイッチ列２２とプリセット機能付き１２ビットカ
ウンタ２０との間は、データ列２４で接続され、スイッ
チ列２２によってプリセット値が設定可能となってい
る。プリセット機能付き１２ビットカウンタ２０は、プ
リセット入力端子２３、クロック入力端子２５、キャリ
出力端子２６および最上位ビット出力端子２１を備えて
いる。キャリ出力はプリセット端子２３に接続されてい
る。第２のクロック出力１２は、クロック入力端子２５
に接続され、プリセット機能付き１２ビットカウンタ２
０がカウントアップされる。カウントアップにより、キ
ャリ出力端子２６よりパルス出力が発生すると、プリセ
ット端子２３が活性化され、スイッチ列２２で決定され
た値がプリセット値として設定される。プリセット値が
設定された後は、クロックによりカウントアップが行な
われ、以下この動作が繰り返される。スイッチ列のデー
タとして、１２ビットカウントの場合は４０９６から希
望する分周比の値を減じたデータを設定することで、任
意の分周比率を得ることができる。たとえば、データと
して、３２３８（４０９６−８５８）を設定すれば、８
５８分周が行なわれ、１３．５ＭＨｚ（４：２：２規格
のクロック）を得ることができる。スイッチ列２２の値
を任意に設定することで、任意の分周比率が得られ、必
要とする周波数のクロック出力を得ることができる。

【００２０】

【発明の効果】以上述べたように、従来、映像信号の特
性を利用して直接発生していた任意周期のクロック信号
の発生を、水平同期信号を基準に、第１のＰＬＬで固定
された比率の第１のクロックを発生させ、第１のクロッ
ク信号を第２のＰＬＬの第２のクロック発生手段の基準
信号として使用することで、第２のＰＬＬの発振周波数
範囲を広げても、安定なクロック信号を得ることができ
る。すなわち、第２のＰＬＬによる第２のクロック信号
発生手段において、発生する周波数をたとえばスイッチ
などで可変可能としても、回路定数（たとえば、ローパ
スフィルタの定数など）を変更せずに、安定したクロッ
クを得ることができる。

【図面の簡単な説明】

【図１】本発明の一実施例のブロック図である。

【図２】同期信号発生回路のブロック図である。

【図３】本発明の他の実施例のブロック図である。

【図４】分周比率変更手段の一例の回路図である。

【図５】クロック発生回路の一例のブロック図である。

【符号の説明】

１同期分離回路２，８位相比較器３，９ローパスフィルタ４，１０電圧制御発振器５，１１分周回路１３４５５分周回路１４２分周回路１５水平デコーダ２０プリセット機能付き１２ビットカウンタ２２スイッチ列２４データ列

Claims

【特許請求の範囲】

【請求項１】水平同期信号を基準信号入力としその整
数倍の周波数の信号を比較信号入力としある特定の比率
の第１のクロック信号を発生する第１のＰＬＬ回路と、
第１のＰＬＬ回路からの信号を基準信号入力としその整
数倍の周波数の信号を比較信号入力とし発振周波数を変
更する手段を有する第２のクロック信号を発生する第２
のＰＬＬ回路とを有する映像信号のサンプリングクロッ
ク発生装置。