JPS6186855A - 出力ロジツク回路 - Google Patents
出力ロジツク回路Info
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- JPS6186855A JPS6186855A JP60214438A JP21443885A JPS6186855A JP S6186855 A JPS6186855 A JP S6186855A JP 60214438 A JP60214438 A JP 60214438A JP 21443885 A JP21443885 A JP 21443885A JP S6186855 A JPS6186855 A JP S6186855A
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/173—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components
- H03K19/177—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form
- H03K19/17736—Structural details of routing resources
- H03K19/17744—Structural details of routing resources for input/output signals
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/173—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components
- H03K19/1733—Controllable logic circuits
-
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- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
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- H03K19/17716—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form the logic functions being realised by the interconnection of rows and columns using an AND matrix followed by an OR matrix, i.e. programmable logic arrays with synchronous operation, i.e. using clock signals, e.g. of I/O or coupling register
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
Ｌ」二重１
この発明は、集積回路パッケージ上で入力／出力ポート
へおよび入力／出力ポートから通信する信号をｉｌ制御
する出力構成回路に関する。
へおよび入力／出力ポートから通信する信号をｉｌ制御
する出力構成回路に関する。
ｇ四Ｊと１１−
集積回路を製造する技術が進歩するにつれて、単一の集
積回路チップ上に益々多くの個別のロジック部品を配置
することが可能になってきている。
積回路チップ上に益々多くの個別のロジック部品を配置
することが可能になってきている。
たとえば、単一の集積回路チップ上に、ＡＮＤゲート、
ＯＲゲート、インバータおよびレジスタのような、数千
もの個別のロジック部品が配置されるようになってきて
いる。しかしながら、パッケージング技術の限界のため
に、与えられた集積回路チップに対する入力および出力
ポートの数は制限されている。したがって、数千の個別
のロジック部品は、数１０個のオーダの入力／出力（１
１０）ポートによって作動させられている。したがって
、与えられた集積回路に対して利用可能な複数の入力／
出力ポートは、集積回路チップ上で実現されるロジック
回路の設計における融通性を厳しく制限している。
ＯＲゲート、インバータおよびレジスタのような、数千
もの個別のロジック部品が配置されるようになってきて
いる。しかしながら、パッケージング技術の限界のため
に、与えられた集積回路チップに対する入力および出力
ポートの数は制限されている。したがって、数千の個別
のロジック部品は、数１０個のオーダの入力／出力（１
１０）ポートによって作動させられている。したがって
、与えられた集積回路に対して利用可能な複数の入力／
出力ポートは、集積回路チップ上で実現されるロジック
回路の設計における融通性を厳しく制限している。
この設計における融通性は特に、プログラマブルアレイ
ロジック装置のような装置にとっては重要である。プロ
グラマブルアレイロジック装置において、装置のユーザ
は、フィールドプログラミング手法を用いて、特殊なニ
ーズに従ってロジックアレイを構成する。ユーザは、入
力／出力ビンの構成によって１皮の設計の選択を制約さ
れるので、プログラマブル０シツクアレイの有用性が制
限されることになる。
ロジック装置のような装置にとっては重要である。プロ
グラマブルアレイロジック装置において、装置のユーザ
は、フィールドプログラミング手法を用いて、特殊なニ
ーズに従ってロジックアレイを構成する。ユーザは、入
力／出力ビンの構成によって１皮の設計の選択を制約さ
れるので、プログラマブル０シツクアレイの有用性が制
限されることになる。
本願と共通の譲受人によって所有される先行技術の米国
特許出願、すなわち１９８２年１０月７日に出願され、
゛単一出力において複数の信号のうちのいずれか１つを
発生する装置（ＡＰＰＡＲＡＴＵＳ ＦＯＲＰＲＯＤ
ＵＣＩＮＧ ＡＮＹＯＮＥ ＯＦ Ａ ＰＬＵ
ＲＡＬＩＴＹ ０Ｆｓｒ ＧＮ−ＡＬｓ ＡＴ
Ａ ５ＩＮＧＬＥ ０ＵＴＰＵＴ＞”と題さ
れた連続番号第４３３，２５３＠は、入力／出力ポート
の構成がより柔軟に形成され１ｑる１つの方法をＩ！ｉ
！案じている。ここでは、ユーザは、設剖者がチップ上
にロジック回路をセットアツプするときにヒユーズを溶
断したりまたはしなかったりするなどのフィールドプロ
グラミング手法を用いてセレクタ手段をセットすること
によって、与えられた出力ビンに対して２つのタイプの
出力信号のうちの１つを選択することかできる。したが
って、たとえば設計者は、選択された［Ｊシックアレイ
パッケージに対して彼が望むようにＩ１０ビン上にレジ
スタされた出力および組合わせ出力を配置することが可
能である。
特許出願、すなわち１９８２年１０月７日に出願され、
゛単一出力において複数の信号のうちのいずれか１つを
発生する装置（ＡＰＰＡＲＡＴＵＳ ＦＯＲＰＲＯＤ
ＵＣＩＮＧ ＡＮＹＯＮＥ ＯＦ Ａ ＰＬＵ
ＲＡＬＩＴＹ ０Ｆｓｒ ＧＮ−ＡＬｓ ＡＴ
Ａ ５ＩＮＧＬＥ ０ＵＴＰＵＴ＞”と題さ
れた連続番号第４３３，２５３＠は、入力／出力ポート
の構成がより柔軟に形成され１ｑる１つの方法をＩ！ｉ
！案じている。ここでは、ユーザは、設剖者がチップ上
にロジック回路をセットアツプするときにヒユーズを溶
断したりまたはしなかったりするなどのフィールドプロ
グラミング手法を用いてセレクタ手段をセットすること
によって、与えられた出力ビンに対して２つのタイプの
出力信号のうちの１つを選択することかできる。したが
って、たとえば設計者は、選択された［Ｊシックアレイ
パッケージに対して彼が望むようにＩ１０ビン上にレジ
スタされた出力および組合わせ出力を配置することが可
能である。
先行技術のプログラマブルアレイロジック装置の設計の
融通性を増大する伯の方法は、出力ロジックにおける選
択可能なフィードバックを提供しており、これにより、
設計者は、フィールドプログラミング手法を用いて、Ｉ
１０ビンからロジックアレイに直接フィードバック経路
を提供し、事突上１．１０ビンを入力ピンとして取扱う
か、まｌ〔はフィードバックとしてロジックアレイから
レジスタされた出力を選択するかを還ぶことが゛（・さ
る。
融通性を増大する伯の方法は、出力ロジックにおける選
択可能なフィードバックを提供しており、これにより、
設計者は、フィールドプログラミング手法を用いて、Ｉ
１０ビンからロジックアレイに直接フィードバック経路
を提供し、事突上１．１０ビンを入力ピンとして取扱う
か、まｌ〔はフィードバックとしてロジックアレイから
レジスタされた出力を選択するかを還ぶことが゛（・さ
る。
この種類のフィードバックシステムは、ＡｍＰＡＬ２２
Ｖ１０ （ＰＡＬはモノリシック・メモリーズ・インコ
ーホレーテッド（Ｍ ｏｎｏｌ １ｔｈｉｃ Ｍ ｃｍ
ｏｒｉｃｓ、 Ｊｎｃ、 ）のΩ錨商標である）とし
て指定されたアドバンスト・マイクロ・ｋバインダの２
４〜ビンＩＭＯＸ プログラマブルアレイロジック装
置に関する製品の文献において説明されている。
Ｖ１０ （ＰＡＬはモノリシック・メモリーズ・インコ
ーホレーテッド（Ｍ ｏｎｏｌ １ｔｈｉｃ Ｍ ｃｍ
ｏｒｉｃｓ、 Ｊｎｃ、 ）のΩ錨商標である）とし
て指定されたアドバンスト・マイクロ・ｋバインダの２
４〜ビンＩＭＯＸ プログラマブルアレイロジック装
置に関する製品の文献において説明されている。
△ｍ ＰＡＬ２２Ｖ１０に関する進歩的な情報シートは
、１９８３年６月付で、カリフォルニア州すニーベイル
のアドバンスト・マイクロ・乃バイシズ・インコーホレ
ーテッドによって発表された。
、１９８３年６月付で、カリフォルニア州すニーベイル
のアドバンスト・マイクロ・乃バイシズ・インコーホレ
ーテッドによって発表された。
この進歩的な情報は、さらにこの発明の背景として援用
され１する。
され１する。
上述の先行技１ｆｉの出力セレクタおよびフィードバッ
クセレクタの双方は、特定のＩ１０ビンニ対するフィー
ドバックのタイプま゛たは出力のタイプの設計されたま
たはフィールドプログラムされた選択を含ん、でいた。
クセレクタの双方は、特定のＩ１０ビンニ対するフィー
ドバックのタイプま゛たは出力のタイプの設計されたま
たはフィールドプログラムされた選択を含ん、でいた。
したがって、ユーザは、装置に対する各１１０ビンの１
つの構成に制限されていた。柔軟な出力ロジック回路を
提供することが望ましいので、増大した融通性を提供し
かつ先行技術の限界を克服することができる出力ロジッ
ク回路が要求されている。
つの構成に制限されていた。柔軟な出力ロジック回路を
提供することが望ましいので、増大した融通性を提供し
かつ先行技術の限界を克服することができる出力ロジッ
ク回路が要求されている。
ル１列１Ｌ
この発明は、構成の動的制御を許容しかつこの発明のユ
ーザに対して設計の融通性を増大さセる、出力の構成を
制御する出力ロジック回路を含んでいる。
ーザに対して設計の融通性を増大さセる、出力の構成を
制御する出力ロジック回路を含んでいる。
集積回路に対する出力の構成を制御する出力ロジック手
段が提供されている。この出力ロジック手段は、集積回
路の内部ロジックからロジック信号を受取る。この出力
ロジック手段には、クロック信号に応答して、ロジック
信号をラッチしてレジスタされた信号を供給するレジス
タ手段が含まれている。出力選択手段は、ロジック信号
およびレジスタされた信号の双方を受取りかつ出力選択
信号に応答して、出力ロジック手段からの出力としてロ
ジック信号またはレジスタされた信号のいずれかを選択
する。フィードバック手段は、集積回路の内部ロジック
にフィードバック信号を供給する。このフィードバック
手段は、フィードバック選択信号に応答してロジック信
号またはレジスタされた信号をフィードバック信号とし
て選択するフィードバック選択手段を含んでいる。さら
に、クロック信号能動化手段は、クロック能動化信号に
応答して、クロック信号を能動化しまたは不能化してレ
ジスタ手段をクロックしている。したがって、レジスタ
手段、出力選択手段、フィードバック手段、およびクロ
ック能動化手段はすべてそれぞれの制御１３号【こよっ
て制御可能である。
段が提供されている。この出力ロジック手段は、集積回
路の内部ロジックからロジック信号を受取る。この出力
ロジック手段には、クロック信号に応答して、ロジック
信号をラッチしてレジスタされた信号を供給するレジス
タ手段が含まれている。出力選択手段は、ロジック信号
およびレジスタされた信号の双方を受取りかつ出力選択
信号に応答して、出力ロジック手段からの出力としてロ
ジック信号またはレジスタされた信号のいずれかを選択
する。フィードバック手段は、集積回路の内部ロジック
にフィードバック信号を供給する。このフィードバック
手段は、フィードバック選択信号に応答してロジック信
号またはレジスタされた信号をフィードバック信号とし
て選択するフィードバック選択手段を含んでいる。さら
に、クロック信号能動化手段は、クロック能動化信号に
応答して、クロック信号を能動化しまたは不能化してレ
ジスタ手段をクロックしている。したがって、レジスタ
手段、出力選択手段、フィードバック手段、およびクロ
ック能動化手段はすべてそれぞれの制御１３号【こよっ
て制御可能である。
出力選択信号をωノ的に供給する手段、フィードバック
選択信号を動的に供給する手段、クロック能動化信号を
動的に供給する手段およびクロック信号を供給する手段
がこの発明に含まれている。
選択信号を動的に供給する手段、クロック能動化信号を
動的に供給する手段およびクロック信号を供給する手段
がこの発明に含まれている。
それ以上の融通性および動的制御が、出力能動化信号に
応答して出力ロジック手段における出力選択手段から選
択された信号を出力信号として東 。
応答して出力ロジック手段における出力選択手段から選
択された信号を出力信号として東 。
積回路パッケージ上のＩ１０ポートに供給する出力手段
を備えた好ましい実施例において実現される。また、出
力能動化信号を動的に供給する手段が含まれている。
を備えた好ましい実施例において実現される。また、出
力能動化信号を動的に供給する手段が含まれている。
融通性および動的制御を提供すや他の手段は、レジスタ
手段にリセットまたはプリセット信号を動的に供給づ゛
る手段を含んでいる。さらに、Ｉ１０ボー１〜は、フィ
ードバック手段とは無関係に、集積回路入力の内部ロジ
ックへ供給するように構成されてもよい。また、クロッ
クの極性をプログラムＪる手段が含まれてもよい。
手段にリセットまたはプリセット信号を動的に供給づ゛
る手段を含んでいる。さらに、Ｉ１０ボー１〜は、フィ
ードバック手段とは無関係に、集積回路入力の内部ロジ
ックへ供給するように構成されてもよい。また、クロッ
クの極性をプログラムＪる手段が含まれてもよい。
工」竺凡を
図面を参照して、この発明の詳細な説明が提供されてい
る。
る。
第１図は、この発明の出力ロジック回路１０の回路図を
示している。第１図に示された出力ロジック回路１０は
、Ｉ１０ビン１２のような、入力／出力ポート１１の構
成を制御している。
示している。第１図に示された出力ロジック回路１０は
、Ｉ１０ビン１２のような、入力／出力ポート１１の構
成を制御している。
出力ロジック回路１０は、ライン１４上にロジック信号
を供給するロジック手段１３に接続されている。ライン
１４は、第１図に示されたＤ−タイプレジスタのような
、レジスタ手段１５に入力として接続されている。ライ
ン１６上のクロック信号に応答して、レジスタ手段１５
は、ライン１４上のロジック信号をラッチしかつライン
１７上にレジスタされた信号Ｑを供給している。好まし
い実施例において、レジスタ手段１５はまた、レジスタ
された信号の補数０をライン１８上に供給している。
を供給するロジック手段１３に接続されている。ライン
１４は、第１図に示されたＤ−タイプレジスタのような
、レジスタ手段１５に入力として接続されている。ライ
ン１６上のクロック信号に応答して、レジスタ手段１５
は、ライン１４上のロジック信号をラッチしかつライン
１７上にレジスタされた信号Ｑを供給している。好まし
い実施例において、レジスタ手段１５はまた、レジスタ
された信号の補数０をライン１８上に供給している。
第１図に示された出力ロジック回路１ｏはさらに、出力
選択４対１マルチプレクサのような、出力選択手段１９
を含み、この出力選択手段１９は、ライン１７上でレジ
スタされた信号Ｑを受取りかつライン１８上でレジスタ
された信号の補数Ｑを受取る。ロジック手段１３によっ
てライン１４上に供給されたロジック信号はまた、ライ
ン２０を横切って出力選択手段１９によって受取られる
。
選択４対１マルチプレクサのような、出力選択手段１９
を含み、この出力選択手段１９は、ライン１７上でレジ
スタされた信号Ｑを受取りかつライン１８上でレジスタ
された信号の補数Ｑを受取る。ロジック手段１３によっ
てライン１４上に供給されたロジック信号はまた、ライ
ン２０を横切って出力選択手段１９によって受取られる
。
ロジック信号の補数は、ライン２２上のインバータ２１
を介して出力選択手段１つに与えられる。
を介して出力選択手段１つに与えられる。
出力選択手段１つへの入力を発生するために、付１１目
的なレジスタ手段およびロジック信号が設計者によつＣ
提供されてもよい。
的なレジスタ手段およびロジック信号が設計者によつＣ
提供されてもよい。
出力）か択手段１っけ、それぞれライン２８ ｒＢよび
２９Ｆに与えられた出力選択信号Ｓ、、Ｓ、を通じて、
レジスタされたＩＬｉ ”： Ｑ ＋ その：ｍ 数Ｑ
、レジスタされていない［ｌジ・ンク信号、まｌこは
そのン１ｊ数のいずれかを選択するように制御される。
２９Ｆに与えられた出力選択信号Ｓ、、Ｓ、を通じて、
レジスタされたＩＬｉ ”： Ｑ ＋ その：ｍ 数Ｑ
、レジスタされていない［ｌジ・ンク信号、まｌこは
そのン１ｊ数のいずれかを選択するように制御される。
出力選択信号を動的に供給する手段３０がこの発明に含
まれている。第１図に示されているように、出力選択信
号を動的に供給する手段３０は、ブ「］グラマプルＡＮ
Ｄアレイ３１および３２を用いて実現される。プログラ
マブルＡＮＤアレイの構成は、以下により詳細に議論さ
れる。先行技術において評価されているように、複数の
プログラマブル△ＮＤア１ノイからのロジック信号の組
合わじの、ｌ：う４ｉＩＩＪＩＩ陣（５号を動的に供給
する他の手段がこの発明にＪ３いて使用可能である。
まれている。第１図に示されているように、出力選択信
号を動的に供給する手段３０は、ブ「］グラマプルＡＮ
Ｄアレイ３１および３２を用いて実現される。プログラ
マブルＡＮＤアレイの構成は、以下により詳細に議論さ
れる。先行技術において評価されているように、複数の
プログラマブル△ＮＤア１ノイからのロジック信号の組
合わじの、ｌ：う４ｉＩＩＪＩＩ陣（５号を動的に供給
する他の手段がこの発明にＪ３いて使用可能である。
２ビツト出力選択信号ｓ、、Ｓｚによって、出力選択手
段１９は、ライン１７，１８．２０および２２上の４つ
の入力の中ｈｔ ｌら選択しＣライン３３上に１つの出
力信号を供給する。
段１９は、ライン１７，１８．２０および２２上の４つ
の入力の中ｈｔ ｌら選択しＣライン３３上に１つの出
力信号を供給する。
ライン２４上にフィードバック信号を供給するフィード
バック手段２３が第１図の出力ロジック回路１０に含ま
れている。このフィードバック手段２３は、フィードバ
ック２対１マルチプレクサのようなフィードバック選択
手段２５を含んでいる。このフィードバック選択手段２
５は、ライン２６を横切ってロジック手段１３によって
供給されたロジック信号を受取る。また、フィードバッ
ク選択手段２５は、ライン２７を横切ってレジスタされ
た信号の補数○を受取る。先行技術において評価される
べきであるように、フィードバック選択手段２５は、所
望のように第１図に示された回路において、２つまたは
それ以上のレジスタされた信号Ｑ、レジスタされた信号
の補ｙｌｉｖ、ロジック信号またはロジック信号の補数
を受取るように製造期間中に改造することができる。好
ましい実施例において、フィードバック選択手段２５は
、レジスタ手段１５からレジスタされた信＠Ｑまたはそ
の？Ｉｉ数Φのいずれかを受取りかつライン１４からの
ロジック信号またはその補数のいずれかを受取る。
バック手段２３が第１図の出力ロジック回路１０に含ま
れている。このフィードバック手段２３は、フィードバ
ック２対１マルチプレクサのようなフィードバック選択
手段２５を含んでいる。このフィードバック選択手段２
５は、ライン２６を横切ってロジック手段１３によって
供給されたロジック信号を受取る。また、フィードバッ
ク選択手段２５は、ライン２７を横切ってレジスタされ
た信号の補数○を受取る。先行技術において評価される
べきであるように、フィードバック選択手段２５は、所
望のように第１図に示された回路において、２つまたは
それ以上のレジスタされた信号Ｑ、レジスタされた信号
の補ｙｌｉｖ、ロジック信号またはロジック信号の補数
を受取るように製造期間中に改造することができる。好
ましい実施例において、フィードバック選択手段２５は
、レジスタ手段１５からレジスタされた信＠Ｑまたはそ
の？Ｉｉ数Φのいずれかを受取りかつライン１４からの
ロジック信号またはその補数のいずれかを受取る。
フィードバック選択手段２５は、ライン３４上のフィー
ドバック選択信号Ｓ。に応答して制御される。プログラ
マブルＡＮＤアレイ３６または他のロジック回路のよう
な、ライン３４上にフィードバック選択信号を動的に供
給する手段３５が含ま１ｔている。したがって、１−ビ
ットフィードバック選択信号Ｓ。に応答して、フィード
バック選択手段２５は、ライン２６または２７上の信号
から選択してライン２４上にフィードバック信号を供給
する。ライン２４上のフィードバック信号は、貞Ｊ Ｊ
：び補数バッファ６３のような入力バッファに与えらｒ
して集積回路の内部ロジック回路にフィードバックされ
る。
ドバック選択信号Ｓ。に応答して制御される。プログラ
マブルＡＮＤアレイ３６または他のロジック回路のよう
な、ライン３４上にフィードバック選択信号を動的に供
給する手段３５が含ま１ｔている。したがって、１−ビ
ットフィードバック選択信号Ｓ。に応答して、フィード
バック選択手段２５は、ライン２６または２７上の信号
から選択してライン２４上にフィードバック信号を供給
する。ライン２４上のフィードバック信号は、貞Ｊ Ｊ
：び補数バッファ６３のような入力バッファに与えらｒ
して集積回路の内部ロジック回路にフィードバックされ
る。
′Ｊ５１図に示された出力ロジック回路１０はざらに、
ライン３８上のクロック能動化信号ＥＮ１．：ｒ：６答
し−Ｃ、レジスタ手段１５をクロックするクロック信号
をライン１６上に供給するクロック信号ｎヒ 、゛勧
化手段３７を含んでいる。クロック手段（図示せず）は
、ライン３つ上にクロック信シシＣＫを供給する。ライ
ン３９上のクロック信号ＣＫは、ＡＮＤゲート４０へ入
力されかつライン３８上のクロック能動比倍ＱＥＮはＮ
ＯＲゲート４１へ入力される。ＮＯＲゲート４１の出力
は、ライン４２上にフィードバックとして与えられかつ
ＡＮＤゲート４０の第２の入力として反転される。ＡＮ
ＤＮＯゲート４１力は、ＮＯＲグー１−４１への第２の
入力として供給される。Ｎ ＯＲゲート４１の出力は、
ＮＡＮＤゲート４３／＼の入力として１ハ給される。ま
た、ライン３９上のクロック信ｆ％ｃＫは、ＮＡＮＤゲ
ート４３への第２の入力として供給される。したがって
、クロック信号は、ライン３８上のクロック能動化信号
ＥＮによって能動化されるＮＡＮＤゲート４３の出力に
与えられる。
ライン３８上のクロック能動化信号ＥＮ１．：ｒ：６答
し−Ｃ、レジスタ手段１５をクロックするクロック信号
をライン１６上に供給するクロック信号ｎヒ 、゛勧
化手段３７を含んでいる。クロック手段（図示せず）は
、ライン３つ上にクロック信シシＣＫを供給する。ライ
ン３９上のクロック信号ＣＫは、ＡＮＤゲート４０へ入
力されかつライン３８上のクロック能動比倍ＱＥＮはＮ
ＯＲゲート４１へ入力される。ＮＯＲゲート４１の出力
は、ライン４２上にフィードバックとして与えられかつ
ＡＮＤゲート４０の第２の入力として反転される。ＡＮ
ＤＮＯゲート４１力は、ＮＯＲグー１−４１への第２の
入力として供給される。Ｎ ＯＲゲート４１の出力は、
ＮＡＮＤゲート４３／＼の入力として１ハ給される。ま
た、ライン３９上のクロック信ｆ％ｃＫは、ＮＡＮＤゲ
ート４３への第２の入力として供給される。したがって
、クロック信号は、ライン３８上のクロック能動化信号
ＥＮによって能動化されるＮＡＮＤゲート４３の出力に
与えられる。
排他的ＯＲゲート４５のようなりロック信号の□□□性
を１ｉＩＪ１２ＤＶる手段４４が好ましい実施例に含ま
れている。このクロック信号は、排他的ＯＲゲート４５
への一方の入力として入力される。排他的ＯＲゲート４
５の他方の入力は、第１図に示されるフィールドプログ
ラム可能な回路を介して供給される。この回路は、高電
位ＶＣＣに接続された抵抗４６を含んでいる。抵抗４６
と並列に、ヒユーズ１１７が接地されている。このヒユ
ーズ４７は、ユーナが装置をセットアツプしてクロック
極性をｊΔＩＲするときにユーザが望むように溶断され
またはされないフィールドプログラマブルヒユーズであ
る１、このフィールドプログラミング手法を用いること
によって、クロックの極性が制御され得る。
を１ｉＩＪ１２ＤＶる手段４４が好ましい実施例に含ま
れている。このクロック信号は、排他的ＯＲゲート４５
への一方の入力として入力される。排他的ＯＲゲート４
５の他方の入力は、第１図に示されるフィールドプログ
ラム可能な回路を介して供給される。この回路は、高電
位ＶＣＣに接続された抵抗４６を含んでいる。抵抗４６
と並列に、ヒユーズ１１７が接地されている。このヒユ
ーズ４７は、ユーナが装置をセットアツプしてクロック
極性をｊΔＩＲするときにユーザが望むように溶断され
またはされないフィールドプログラマブルヒユーズであ
る１、このフィールドプログラミング手法を用いること
によって、クロックの極性が制御され得る。
クロック（水性制御信号を動的に供給する手段は、フィ
ールドプログラマブル入力の代わりに、たとえばプログ
ラマブルＡＮＤアレイ、プログラマブルＡＮＤアレイの
組合わせ、または同様のものを用いて、実現され得る。
ールドプログラマブル入力の代わりに、たとえばプログ
ラマブルＡＮＤアレイ、プログラマブルＡＮＤアレイの
組合わせ、または同様のものを用いて、実現され得る。
第１図において見ることができるように、選択された極
性のクロック信号が、排他的ＯＲゲート４５の出力にお
いてライン１６−ヒに供給されている。
性のクロック信号が、排他的ＯＲゲート４５の出力にお
いてライン１６−ヒに供給されている。
ライン３８上のクロック能動化信号ＥＮは、クロック能
動化信号ＥＮを動的に供給する手段４８によって与えら
れる。第１図に示されているように、手段４８は、プロ
グラマブルＡＮＤアレイ４９または他のロジック回路を
用いて実現される。
動化信号ＥＮを動的に供給する手段４８によって与えら
れる。第１図に示されているように、手段４８は、プロ
グラマブルＡＮＤアレイ４９または他のロジック回路を
用いて実現される。
第１図に示された好ましい実施例の付加的な特徴は、相
同ｊガリセット信号ＡＲをレジスタ手段１５に動的に供
給する手段５ｏを含んでいる。この手段５０は、第１図
においてプログラマブルＡＮＤアレイ５１によってまた
は他のロジック回路によって実現される。非同期リセッ
トは、非同期リセット信号ＡＲがハイに進むとぎにレジ
スタ手段１５にライン１７上にゼロ出力を供給させる。
同ｊガリセット信号ＡＲをレジスタ手段１５に動的に供
給する手段５ｏを含んでいる。この手段５０は、第１図
においてプログラマブルＡＮＤアレイ５１によってまた
は他のロジック回路によって実現される。非同期リセッ
トは、非同期リセット信号ＡＲがハイに進むとぎにレジ
スタ手段１５にライン１７上にゼロ出力を供給させる。
このスイッチングは、タロツク信号とは無関係に発生す
る。非同期リセット信号ＡＲは、レジスタ手段１５によ
ってライン５２を介して受取られる。
る。非同期リセット信号ＡＲは、レジスタ手段１５によ
ってライン５２を介して受取られる。
レジスタ手段１５はまた、ライン５３を介して同期プリ
セット信号ＳＰを受取る。この同期プリセラ１−信号が
セットされた場合に、クロック信号によってクロックさ
れるときにレジスタ手段１５の出力はライン１７上でハ
イの信号にセットされる。同期プリセット信号ＳＰまた
は非同期りセット信号ＡＲを供給する手段は第１図に示
されてい 。
セット信号ＳＰを受取る。この同期プリセラ１−信号が
セットされた場合に、クロック信号によってクロックさ
れるときにレジスタ手段１５の出力はライン１７上でハ
イの信号にセットされる。同期プリセット信号ＳＰまた
は非同期りセット信号ＡＲを供給する手段は第１図に示
されてい 。
ないが、プログラマブルＡＮＤアレイなどを用いて動的
に実現することができる。
に実現することができる。
第１図の出力ロジック回路１０はまた、出力選択手段１
９によって選択されたライン３３上の出力信号を受取る
インバータ５５などの出力手段５４を含んでいる。この
インバータ５５は、ライン５６上の出力能動化信号によ
って能動化される。
９によって選択されたライン３３上の出力信号を受取る
インバータ５５などの出力手段５４を含んでいる。この
インバータ５５は、ライン５６上の出力能動化信号によ
って能動化される。
ライン５６上に出力能動化信号を動的に供給する手段５
７もまた含まれている。第１図の手段５７は、プログラ
マブルＡＮＤアレイによって与えられた複数の５８の積
の合計によって実現される。
７もまた含まれている。第１図の手段５７は、プログラ
マブルＡＮＤアレイによって与えられた複数の５８の積
の合計によって実現される。
この合計は、ライン５６上の多重入力ＯＲゲート５９を
介して供給される。出力能動化信号を発生づる他のロジ
ック回路を設けることもできる。
介して供給される。出力能動化信号を発生づる他のロジ
ック回路を設けることもできる。
第１図の出力ロジック回路の付加的な特徴は、Ｉ１０ピ
ン１２からフィードバックとして信号を提供する手段を
含んでいる。この手段は、■７１０ビン１２から、真お
よび補数バッフ１６２のような入力バッファ手段６１へ
直接至る回路経路６０を含んでいる。
ン１２からフィードバックとして信号を提供する手段を
含んでいる。この手段は、■７１０ビン１２から、真お
よび補数バッフ１６２のような入力バッファ手段６１へ
直接至る回路経路６０を含んでいる。
第２図に示された回路の説明を簡略化するために、破線
６４内の出力ロジック回路の部分は、出力ロジックマク
ロセル６５と呼ばれる。
６４内の出力ロジック回路の部分は、出力ロジックマク
ロセル６５と呼ばれる。
この発明の出力ロジック回路１０の（層面をより明白に
議論するために、第２図は、プログラマブルアレイロジ
ック装置１００におけるこの発明の実現を描いている。
議論するために、第２図は、プログラマブルアレイロジ
ック装置１００におけるこの発明の実現を描いている。
第２図に示されたプログラマブルアレイロジック装置１
００は、当業者にとってよく知られている積和（ｓｕｍ
ｏｆ ｐｒｏｄｕｃｔｓ）構成を用いて構成されて
いるが、ロジックセルの他の絹合わせも用いることがで
きる。したがって、複数の多市入カプログラマプルＡＮ
Ｄアレイ１０１が装買上に形成されている。ＡＮＤアレ
イ１０１は、複数の多重入力ＯＲゲート１０２を用いて
加障され１ζイわゆる°°積項（ｐｒｏｄｕｃｊ ｔｅ
ｒｍ）”を提供している。したがって、ＯＲゲート１０
２の各々の出力は、゛積和項（ｓｕｍ ｏｆ ｐｒｏｄ
ｕｃｔｓ ｔｅｒｍ）°°である。
００は、当業者にとってよく知られている積和（ｓｕｍ
ｏｆ ｐｒｏｄｕｃｔｓ）構成を用いて構成されて
いるが、ロジックセルの他の絹合わせも用いることがで
きる。したがって、複数の多市入カプログラマプルＡＮ
Ｄアレイ１０１が装買上に形成されている。ＡＮＤアレ
イ１０１は、複数の多重入力ＯＲゲート１０２を用いて
加障され１ζイわゆる°°積項（ｐｒｏｄｕｃｊ ｔｅ
ｒｍ）”を提供している。したがって、ＯＲゲート１０
２の各々の出力は、゛積和項（ｓｕｍ ｏｆ ｐｒｏｄ
ｕｃｔｓ ｔｅｒｍ）°°である。
第２図の回路は、ラインからなる格子１１０を用いるプ
ログラマブルＡＮＤアレイを概略的に示している。第３
図は、格子１１０と論理的に等価なしのを示″！Ｔ ７
．−めに用いられている。第２図にｄ３ける垂直ライン
１０３の各々は、入力信号１０４または真および補数バ
ッファ６２．６３からのフィードバック信号の１つを表
わしている。第２図に示された水平ライン１０５の各々
は、複数の入力を表わしており、プログラマブルＡＮＤ
アレイ１０′１へのラインの各交点１１１ごとに１つの
入力を表わしている。第３図に描かれているように、垂
直ラインと水平ラインとの各交点１１１は、垂直ライン
１０３の１つと、プログラマブルＡＮＤアレイ１０１へ
の多重人力１１２の１つとの間の溶断可能なリンク１０
６として描かれている。プログラマブルＡＮＤアレイ１
０１は、特定のプログラマブルＡＮＤアレイ１０１の積
項を制御する入力を選択覆るために周知のヒユーズプロ
グラミング手法を用いてフィールドプログラム可能であ
る。
ログラマブルＡＮＤアレイを概略的に示している。第３
図は、格子１１０と論理的に等価なしのを示″！Ｔ ７
．−めに用いられている。第２図にｄ３ける垂直ライン
１０３の各々は、入力信号１０４または真および補数バ
ッファ６２．６３からのフィードバック信号の１つを表
わしている。第２図に示された水平ライン１０５の各々
は、複数の入力を表わしており、プログラマブルＡＮＤ
アレイ１０′１へのラインの各交点１１１ごとに１つの
入力を表わしている。第３図に描かれているように、垂
直ラインと水平ラインとの各交点１１１は、垂直ライン
１０３の１つと、プログラマブルＡＮＤアレイ１０１へ
の多重人力１１２の１つとの間の溶断可能なリンク１０
６として描かれている。プログラマブルＡＮＤアレイ１
０１は、特定のプログラマブルＡＮＤアレイ１０１の積
項を制御する入力を選択覆るために周知のヒユーズプロ
グラミング手法を用いてフィールドプログラム可能であ
る。
第２図において見ることができるように、入力信号の各
々は、真および補数バッファ１１３のようなバッファを
介して入力ライン１０４に与えられている。入力信号お
よび真および補数バッファ１１３．６３．６２からのフ
ィードバック信号の各々は、プログラム可能なリンクを
介してプログラマブルアレイロジック装置上のプログラ
マブルＡＮＤアレイ１０１のいずれかにリンクされ１ｑ
る。
々は、真および補数バッファ１１３のようなバッファを
介して入力ライン１０４に与えられている。入力信号お
よび真および補数バッファ１１３．６３．６２からのフ
ィードバック信号の各々は、プログラム可能なリンクを
介してプログラマブルアレイロジック装置上のプログラ
マブルＡＮＤアレイ１０１のいずれかにリンクされ１ｑ
る。
したがって、プログラマブルアレイロジック装置１００
は、広範囲のロジックタスクを実行するようにユーザに
よって構成される。この発明の出力ロジック回路１ｏは
、プログラマブルアレイロジック装置１００の融通性を
増大させる。
は、広範囲のロジックタスクを実行するようにユーザに
よって構成される。この発明の出力ロジック回路１ｏは
、プログラマブルアレイロジック装置１００の融通性を
増大させる。
プログラマブルアレイロジック装置１００上のこの発明
の出力ロジック回路１０の実現が説明された。′；５１
図に用いられた参照番号は、同じ構成要素に対して第２
図において用いられるであろう。
の出力ロジック回路１０の実現が説明された。′；５１
図に用いられた参照番号は、同じ構成要素に対して第２
図において用いられるであろう。
したがって、第１図において説明された出力ロジックマ
クロセル６５は、プログラマブルアレイロジック装置に
おける入力／出力ポート１１の各々に対してプログラマ
ブルアレイロジック装置１００に含まれる。第２図にお
いて、入力／出力ポート１１は、集積回路パッケージの
Ｉ１０ビン１２を用いて実現される。この発明の出力ロ
ジック回路１０は、第１図を参照して詳細に議論された
ように、入力／出力ポート１１を構成している。
クロセル６５は、プログラマブルアレイロジック装置に
おける入力／出力ポート１１の各々に対してプログラマ
ブルアレイロジック装置１００に含まれる。第２図にお
いて、入力／出力ポート１１は、集積回路パッケージの
Ｉ１０ビン１２を用いて実現される。この発明の出力ロ
ジック回路１０は、第１図を参照して詳細に議論された
ように、入力／出力ポート１１を構成している。
出力手段５４は、第１図を参照して議論されたようにイ
ンバータ５５を用いて実現されている。
ンバータ５５を用いて実現されている。
出力１ｉヒ動化信号５６は、複数のプログラマブルＡＮ
Ｄアレイからの積和項として実現されている。
Ｄアレイからの積和項として実現されている。
第２図にむいて、ＯＲゲート５９への入力として５つの
プログラマブルＡＮＤアレイが設けられているが、設計
者は、ＯＲゲート５つへの入力としてどのような数のＡ
ＮＤアレイを設けることもできる。ＯＲゲート５９の出
力は、ライン５６上の出力能り１電信号である。したが
って、プログラマブル△ＮＤアレイからの出力の合計を
含むこの回路（、Ｌ、ライン５６上に出力能動化信号を
動的に供給する。
プログラマブルＡＮＤアレイが設けられているが、設計
者は、ＯＲゲート５つへの入力としてどのような数のＡ
ＮＤアレイを設けることもできる。ＯＲゲート５９の出
力は、ライン５６上の出力能り１電信号である。したが
って、プログラマブル△ＮＤアレイからの出力の合計を
含むこの回路（、Ｌ、ライン５６上に出力能動化信号を
動的に供給する。
ライン１４上のロジック信号は、ＯＲゲート１０６から
積和項の組合わせ信号として供給されている。第２図に
おいて、５つの個別的なプログラマブルＡＮＤアレイ１
０１から信号を受取る５−人力ＯＲゲート１０６は、ラ
イン１４−Ｆｌ、：組合わせ信号を供給している。しか
しながら、先行技術において評価されたように、組合わ
せ信号を供給づる○Ｒゲート１０６への入力としてどの
ような数のプログラマブルＡＮＤアレイも設泪され得る
。
積和項の組合わせ信号として供給されている。第２図に
おいて、５つの個別的なプログラマブルＡＮＤアレイ１
０１から信号を受取る５−人力ＯＲゲート１０６は、ラ
イン１４−Ｆｌ、：組合わせ信号を供給している。しか
しながら、先行技術において評価されたように、組合わ
せ信号を供給づる○Ｒゲート１０６への入力としてどの
ような数のプログラマブルＡＮＤアレイも設泪され得る
。
クロック信号を供給覆る手段は、ライン３つによって実
現される。好ましい実施例において、り１コツクは、ラ
イン３９上のクロック信６ＣＫに）ノ日えて、プログラ
マブルアレイに信号１０７を供給する入力ピン（図示せ
ず）に接続されている。第２図において、クロック信号
ライン３９とアレイに入力を供給する入力１０７どの間
の接続は、この発明にとって必要ではないので図示され
ていない。
現される。好ましい実施例において、り１コツクは、ラ
イン３９上のクロック信６ＣＫに）ノ日えて、プログラ
マブルアレイに信号１０７を供給する入力ピン（図示せ
ず）に接続されている。第２図において、クロック信号
ライン３９とアレイに入力を供給する入力１０７どの間
の接続は、この発明にとって必要ではないので図示され
ていない。
第１図を参照して議論されたライン５６上の出力能動化
信号以外の動的制御信号の各々は、単一プログラマブル
△ＮＤアレイの出力として与えられている。したがって
、非同期リセツ１−信号ＡＲは、ライン５２上のプログ
ラマブルＡＮＤアレイの出力として与えられている。ク
ロック能動比倍ｇＥＮは、ライン３８上のプログラマブ
ルＡ Ｎ ’Ｄアレイの出力として与えられている。フ
ィードバック沼沢信号Ｓ。は、ライン３４上のプログラ
マブルへＮＤアレイの出力として与えられている。
信号以外の動的制御信号の各々は、単一プログラマブル
△ＮＤアレイの出力として与えられている。したがって
、非同期リセツ１−信号ＡＲは、ライン５２上のプログ
ラマブルＡＮＤアレイの出力として与えられている。ク
ロック能動比倍ｇＥＮは、ライン３８上のプログラマブ
ルＡ Ｎ ’Ｄアレイの出力として与えられている。フ
ィードバック沼沢信号Ｓ。は、ライン３４上のプログラ
マブルへＮＤアレイの出力として与えられている。
出力選択信号は、それぞれライン２８および２９上の２
つのプログラマブルＡＮＤアレイの出力として与えられ
た２−ビット信号で必る。上述の制御倍量のいずれも、
もし望むならば積和のようなより複雑な！ロジック回路
によって実現され得る。
つのプログラマブルＡＮＤアレイの出力として与えられ
た２−ビット信号で必る。上述の制御倍量のいずれも、
もし望むならば積和のようなより複雑な！ロジック回路
によって実現され得る。
プログラマブルアレイロジック装置１００上の出力ロジ
ック回路１０の各々は、出力ロジックマクロセル６５を
含んでいる。種々の動的制御信号を供給する手段は、単
一プログラマブルＡＮＤアレイ１０１の出力からの簡単
な積項または複数のプログラマブルＡＮＤアレイを加算
するＯＲゲーｔ−１０２の出力からの積項の和のいずれ
かとして、神々の態様で構成され得る。さらに、各Ｉ１
０ビンは、独自に構成され得る。
ック回路１０の各々は、出力ロジックマクロセル６５を
含んでいる。種々の動的制御信号を供給する手段は、単
一プログラマブルＡＮＤアレイ１０１の出力からの簡単
な積項または複数のプログラマブルＡＮＤアレイを加算
するＯＲゲーｔ−１０２の出力からの積項の和のいずれ
かとして、神々の態様で構成され得る。さらに、各Ｉ１
０ビンは、独自に構成され得る。
第２図に示されたプログラマブルアレイロジック装置１
００は、２つの個別的なＩ１０ピンを構成する２つの出
力ロジック回路１０を伴なって描かれている。しかしな
がら、省略符号１１６，１１７は、どのような数のＩ１
０ピンおよび入力しこの技置内に設計することができ、
どのような大きさのプログラマブルアレイロジック格子
１’１０ち、集積回路およびパッケージング技術の制約
の中で形成され１りるということを示している。
００は、２つの個別的なＩ１０ピンを構成する２つの出
力ロジック回路１０を伴なって描かれている。しかしな
がら、省略符号１１６，１１７は、どのような数のＩ１
０ピンおよび入力しこの技置内に設計することができ、
どのような大きさのプログラマブルアレイロジック格子
１’１０ち、集積回路およびパッケージング技術の制約
の中で形成され１りるということを示している。
典型的なプログラマブルアレイロジック装置は、たとえ
ば、２４の入力／出力ビンを含み、その半数は、この発
明によって教示されたよう％−出力ロシック回路１０を
用いて構成される。
ば、２４の入力／出力ビンを含み、その半数は、この発
明によって教示されたよう％−出力ロシック回路１０を
用いて構成される。
第２図において、同期プリセット信号ＳＰは、プログラ
マブルアレイロジック装置１００上の出力ロジックマク
ロセル６５にａ５ｔプるすべてのレジスタ手段１５（第
１図参照）に共通して与えられている。同期プリセット
信号ＳＰは、ライン１０８上のブ［１グラマプルＡＮＤ
アレイの出力から積項として動的に与えられている。他
の動的制御信号によって、同期プリセラ１〜信号ＳＰま
たは非同期りＣット信号ＡＲは、この発明に従う積和項
のような池のロジック回路によって実現され１ｑる。
マブルアレイロジック装置１００上の出力ロジックマク
ロセル６５にａ５ｔプるすべてのレジスタ手段１５（第
１図参照）に共通して与えられている。同期プリセット
信号ＳＰは、ライン１０８上のブ［１グラマプルＡＮＤ
アレイの出力から積項として動的に与えられている。他
の動的制御信号によって、同期プリセラ１〜信号ＳＰま
たは非同期りＣット信号ＡＲは、この発明に従う積和項
のような池のロジック回路によって実現され１ｑる。
図面を簡略化するために、出力ロジックマクロセル６５
の各々に接続されているようには示されていない。
の各々に接続されているようには示されていない。
プログラマブルアレイロジック装Ｆｆ １００のは能は
、動的に与えられた制御信号によって地張されている。
、動的に与えられた制御信号によって地張されている。
たとえば、ライン５６上のプログラム可能な、動的に変
化する出力能動化信号は、出力手段５４を不能化するこ
とができかつ出力ロジックマクロセル６５における出力
選択手段１９によって与えられた出力信号とは無関係に
Ｉ１０ビン１２に入力信号を供給させることができる。
化する出力能動化信号は、出力手段５４を不能化するこ
とができかつ出力ロジックマクロセル６５における出力
選択手段１９によって与えられた出力信号とは無関係に
Ｉ１０ビン１２に入力信号を供給させることができる。
Ｉ１０ピン１２からの入力信号は、ライン６０を介して
、プログラマブルロジックアレイ格子１１０へのフィー
ドバックとして真および補数バッファ６２に与えられる
。ライン５６上の出力能動化信号が動的に変化して戻る
ときに、Ｉ１０ビン１２は、出力ビンとしてその機能を
再開する。
、プログラマブルロジックアレイ格子１１０へのフィー
ドバックとして真および補数バッファ６２に与えられる
。ライン５６上の出力能動化信号が動的に変化して戻る
ときに、Ｉ１０ビン１２は、出力ビンとしてその機能を
再開する。
ライン５２上に動的に供給された非同期りセツト信号Ａ
Ｒを通して有効な機能の増強の一例は、以下のように進
行する。ライン５２上の非同期リレン１−信号ＡＲがハ
イになるときに、レジスタ手段１５の出力はローに変化
するであろう。したがって、ライン１８および２７上の
レジスタ手段１５の出力の補数０は、ハイに進むであろ
う。動的フィードバック選択信号Ｓ。および動的出力選
択信号Ｓ１．Ｓ２はその後、ライン１８および２７上に
予測可能なレジスタされた出力を有しており、ライン１
４を横切って与えられた組合わせロジック信号からいず
れが独立しているかを選択する。
Ｒを通して有効な機能の増強の一例は、以下のように進
行する。ライン５２上の非同期リレン１−信号ＡＲがハ
イになるときに、レジスタ手段１５の出力はローに変化
するであろう。したがって、ライン１８および２７上の
レジスタ手段１５の出力の補数０は、ハイに進むであろ
う。動的フィードバック選択信号Ｓ。および動的出力選
択信号Ｓ１．Ｓ２はその後、ライン１８および２７上に
予測可能なレジスタされた出力を有しており、ライン１
４を横切って与えられた組合わせロジック信号からいず
れが独立しているかを選択する。
したがって、ライン５２上に非同期リセット信号ＡＲを
与え、ライン３４上にフィードバック選択信号Ｓ。を与
え、かつライン２８および２９上に出力選択信号Ｓ８．
Ｓ２を与えるプログラマブルＡＮＤアレイのプログラミ
ングを統合することによって、先行技術の装置において
実行することができなかったプログラマブルアレイロジ
ック装置１００の特定の機能が実現され得る。他の機能
を提供する制御信号の他の組合わせが考えられる。
与え、ライン３４上にフィードバック選択信号Ｓ。を与
え、かつライン２８および２９上に出力選択信号Ｓ８．
Ｓ２を与えるプログラマブルＡＮＤアレイのプログラミ
ングを統合することによって、先行技術の装置において
実行することができなかったプログラマブルアレイロジ
ック装置１００の特定の機能が実現され得る。他の機能
を提供する制御信号の他の組合わせが考えられる。
プ［Ｊグラマプルアレイロジック装置１００のオペレー
ションにおける増強の他の例は、ライン３８上に動的に
供給されたクロック能動化信号ＥＮを含んでいる。ライ
ン１６を介してレジスタ手段１５に与えられたクロック
信号を動的に不能化することによって、ユーザは、レジ
スタ手段１５に特定の信号をプログラム可能な態様でス
トアすることができる一方で、ライン１６上のクロック
１ｇ号は不能化される。ライン２８および２９上の出力
選択信’４ Ｓ ＋ ＋ Ｓ ２をライン３８上のクロ
ック能動化信号ＥＮと統合することによって、ユーザは
、ライン３３上の出力１言号として、プログラマブルロ
ジックアレイ１００における動的ファクタに依ｑして遅
延されレジスタされた信号の選択をプログラムすること
ができるであろう。再度、ライン３８上の動的にプログ
ラム可能なりロック能動化信号ＥＮを用いる複数の他の
構成が考えられ１０る。
ションにおける増強の他の例は、ライン３８上に動的に
供給されたクロック能動化信号ＥＮを含んでいる。ライ
ン１６を介してレジスタ手段１５に与えられたクロック
信号を動的に不能化することによって、ユーザは、レジ
スタ手段１５に特定の信号をプログラム可能な態様でス
トアすることができる一方で、ライン１６上のクロック
１ｇ号は不能化される。ライン２８および２９上の出力
選択信’４ Ｓ ＋ ＋ Ｓ ２をライン３８上のクロ
ック能動化信号ＥＮと統合することによって、ユーザは
、ライン３３上の出力１言号として、プログラマブルロ
ジックアレイ１００における動的ファクタに依ｑして遅
延されレジスタされた信号の選択をプログラムすること
ができるであろう。再度、ライン３８上の動的にプログ
ラム可能なりロック能動化信号ＥＮを用いる複数の他の
構成が考えられ１０る。
第２図における実施例に示されていないが、同期プリセ
ット信号は同様に、この発明の出力ロジック回路１０に
付加的な融通性をもたらすこととは無関係に、出力ロジ
ックマクロセル６５の各々に動的に供給され得るであろ
う。
ット信号は同様に、この発明の出力ロジック回路１０に
付加的な融通性をもたらすこととは無関係に、出力ロジ
ックマクロセル６５の各々に動的に供給され得るであろ
う。
ライン３３上の出力信号とは無関係に、ライン２７上の
レジスタ環およびライン２６上の組合わせ項から選択す
るフィードバック選択手段２５を設けることによって、
プログラマブルアレイロジック装置１００の性能を強化
する付加的な特徴が見出され１ｑる。したがって、ライ
ン５６上の出力能動化信号をライン３４上のフィードバ
ック選択信号Ｓ。と統合することによって、出力手段５
４は、不能化されてＩ１０ビン１２に、ライン６０を横
切って真および補数バッファ６２へ入力信号を与えさせ
、同時に、ロジック項、すなわちライン２６上の組合わ
せ項またはライン２７上のレジスタ環のいずれかは、真
ｗＪ故バッフ７６３を介してプログラマブルロジックア
レイにフィードバックされ（ｑる。したがって、真補数
バッファ６３を介するフィードバックは、出力手段５４
を不能化することによっては実行されない。
レジスタ環およびライン２６上の組合わせ項から選択す
るフィードバック選択手段２５を設けることによって、
プログラマブルアレイロジック装置１００の性能を強化
する付加的な特徴が見出され１ｑる。したがって、ライ
ン５６上の出力能動化信号をライン３４上のフィードバ
ック選択信号Ｓ。と統合することによって、出力手段５
４は、不能化されてＩ１０ビン１２に、ライン６０を横
切って真および補数バッファ６２へ入力信号を与えさせ
、同時に、ロジック項、すなわちライン２６上の組合わ
せ項またはライン２７上のレジスタ環のいずれかは、真
ｗＪ故バッフ７６３を介してプログラマブルロジックア
レイにフィードバックされ（ｑる。したがって、真補数
バッファ６３を介するフィードバックは、出力手段５４
を不能化することによっては実行されない。
Ｉ）η述の例が描いたように、プログラマブルアレイロ
ジック装置１００の機能は、この発明の出力ロジック回
路１０によって大きく増強される。さらに、出力ロジッ
ク回路１０は、集積回路チップ上で実現された特定の回
路の融通性および動的ｔｌ制御を増強するために種々の
集積回路装置において利用され得る。この態様で、チッ
プ上で実現されたロジック装置の数に対して与えられた
集積回路チップ上の比較的複数の入力／出力ポートによ
って引起こされた限界が最小限にされ得る。
ジック装置１００の機能は、この発明の出力ロジック回
路１０によって大きく増強される。さらに、出力ロジッ
ク回路１０は、集積回路チップ上で実現された特定の回
路の融通性および動的ｔｌ制御を増強するために種々の
集積回路装置において利用され得る。この態様で、チッ
プ上で実現されたロジック装置の数に対して与えられた
集積回路チップ上の比較的複数の入力／出力ポートによ
って引起こされた限界が最小限にされ得る。
この発明の好ましい実施例の前述の説明は、例示Ｊ３よ
び説明の目的で提供された。これは、この発明を開示さ
れたそのままの形態に限定しようとするものではなく、
明らかに上述の教示内容を考慮して多くの昨正ｄ−３よ
び変更が可能である。このプログラマブルアレイロジッ
ク装置の実施例は、この発明の原理およびその現実の応
用を最もよく説明し、これにより当業者が種々の実施例
にｄ３いてｄ３よび企画されている特定の用途に適する
種々の変形例を伴なって利用することができるようにｊ
■択されかつ説明された。この発明のＮ ｌはここに添
付された１！ｆ Ｓ’Ｆ請求の範囲によって規定される
ものである。
び説明の目的で提供された。これは、この発明を開示さ
れたそのままの形態に限定しようとするものではなく、
明らかに上述の教示内容を考慮して多くの昨正ｄ−３よ
び変更が可能である。このプログラマブルアレイロジッ
ク装置の実施例は、この発明の原理およびその現実の応
用を最もよく説明し、これにより当業者が種々の実施例
にｄ３いてｄ３よび企画されている特定の用途に適する
種々の変形例を伴なって利用することができるようにｊ
■択されかつ説明された。この発明のＮ ｌはここに添
付された１！ｆ Ｓ’Ｆ請求の範囲によって規定される
ものである。
第１図は、この発明の好ましい実施例のロジック図であ
る。 第２図は、この発明を実現するプログラマブルアレイロ
ジック装置のＮ略図である。 第３図は、プログラマブルＡＪＩＤアレイの論理的に等
価なものを示す図であり、複数のこれらのアレイは第１
図および第２図に概略的に描かれている。 図において、１０は出力ロジック回路、１１は入力／出
力ポート、１２はＩ１０ビン、１５はレジスタ、１９は
出力選１／ｉ！マルチプレクυ、２１゜５５（まインバ
ータ、２５はフィードバックマルチプレクサ、３１，３
２，３６，４９．５１はプログラマブルＡＮＤアレイ、
４０はＡＮＤゲート、４１はＮＯＲゲート、４３はＮＡ
ＮＤゲート、４５．５９，１０２，１０６はＯＲゲート
、４７はヒ１−ズ、６０は回路経路、６２，６３．１１
３は頁Ｊｊよび）＋ｌｉ数バッファ、６５は出力ロジッ
クマクロはル、１００４ｃｔ：プログラマブルアレイ１
］シック技社、１０１は多巾入カプログラマプル△ＮＤ
アレイを示Ｊ０
る。 第２図は、この発明を実現するプログラマブルアレイロ
ジック装置のＮ略図である。 第３図は、プログラマブルＡＪＩＤアレイの論理的に等
価なものを示す図であり、複数のこれらのアレイは第１
図および第２図に概略的に描かれている。 図において、１０は出力ロジック回路、１１は入力／出
力ポート、１２はＩ１０ビン、１５はレジスタ、１９は
出力選１／ｉ！マルチプレクυ、２１゜５５（まインバ
ータ、２５はフィードバックマルチプレクサ、３１，３
２，３６，４９．５１はプログラマブルＡＮＤアレイ、
４０はＡＮＤゲート、４１はＮＯＲゲート、４３はＮＡ
ＮＤゲート、４５．５９，１０２，１０６はＯＲゲート
、４７はヒ１−ズ、６０は回路経路、６２，６３．１１
３は頁Ｊｊよび）＋ｌｉ数バッファ、６５は出力ロジッ
クマクロはル、１００４ｃｔ：プログラマブルアレイ１
］シック技社、１０１は多巾入カプログラマプル△ＮＤ
アレイを示Ｊ０
Claims (23)
- （１）入力／出力ポートの構成を制御する出力ロジック
回路であって、 ロジック信号を供給する手段と、 クロック信号に応答して、前記ロジック信号をラッチし
てレジスタされた信号を供給するレジスタ手段と、 出力選択信号に応答して、前記ロジック信号または前記
レジスタされた信号を選択する出力選択手段と、 フィードバック信号を供給するフィードバック手段とを
備え、前記フィードバック手段は、フィードバック選択
信号に応答してフィードバック信号として前記ロジック
信号または前記レジスタされた信号を選択するフィード
バック選択手段を含み、 クロック能動化信号に応答して、前記クロック信号を供
給して前記レジスタ手段をクロックするクロック信号能
動化手段と、 前記クロック信号を供給するクロック手段と、前記クロ
ック能動化信号を動的に供給する手段と、 前記フィードバック選択信号を動的に供給する手段と、 前記出力選択信号を動的に供給する手段とをさらに備え
た、出力ロジック回路。 - （２）前記レジスタ手段は、 リセット信号に応答して、前記レジスタ手段を非同期的
にリセットする手段と、 前記リセット信号を動的に供給する手段とを含む、特許
請求の範囲第１項記載の出力ロジック回路。 - （３）前記レジスタ手段は、 プリセット信号に応答して、前記レジスタ信号を同期的
にプリセットする手段と、 前記プリセット信号を動的に供給する手段とを含む、特
許請求の範囲第１項記載の出力ロジック回路。 - （４）出力能動化信号に応答して、前記出力選択手段か
ら選択された信号を出力信号として前記出力ポートに供
給する出力手段と、 前記出力能動化信号を動的に供給する手段とをさらに備
えた、特許請求の範囲第１項記載の出力ロジック回路。 - （５）前記クロック能動化手段は、 前記クロック信号の極性をプログラム可能な態様で選択
する手段を含む、特許請求の範囲第１項記載の出力ロジ
ック回路。 - （６）極性選択信号に応答して、前記クロック信号の極
性を選択する手段と、 前記極性選択信号を動的に供給する手段とをさらに備え
た、特許請求の範囲第１項記載の出力ロジック回路。 - （７）前記レジスタ手段は、前記レジスタされた信号と
、前記レジスタされた信号の補数とを供給し、 前記ロジック信号を補って前記ロジック信号の補数を供
給する手段をさらに備え、 前記出力選択手段は、前記レジスタされた信号、前記レ
ジスタされた信号の補数、前記ロジック信号、または前
記ロジック信号の補数を前記出力信号として選択する、
特許請求の範囲第１項記載の出力ロジック回路。 - （８）入力／出力ポートと通信して前記入力／出力ポー
トからフィードバックとしてデータ信号を供給する手段
をさらに備えた、特許請求の範囲第１項記載の出力ロジ
ック回路。 - （９）ロジック信号を動的に発生する複数のロジックセ
ルと、前記ロジック信号のサブセットを組合わせて複数
の組合わせ信号を発生する第２の複数の組合わせ手段と
を有するプログラマブルアレイロジック装置において、
入力／出力ポートの構成を制御する回路であって、 クロック信号に応答して、前記組合わせ信号の１つをラ
ッチするレジスタ手段と、 クロック能動化信号に応答して、前記クロック信号を供
給して前記レジスタ手段をクロックするクロック能動化
手段と、 前記クロック能動化信号を動的に供給する手段とを備え
た、回路。 - （１０）前記クロック能動化手段は、 前記クロック信号の極性をプログラム可能な態様で選択
する手段を含む、特許請求の範囲第９項記載の回路。 - （１１）極性選択信号に応答して、前記クロック信号の
極性を選択する手段と、 前記極性選択信号を動的に供給する手段とをさらに備え
た、特許請求の範囲第９項記載の回路。 - （１２）ロジック信号を動的に発生する複数のロジック
セルと、前記ロジック信号のサブセットを組合わせて複
数の組合わせ信号を発生する第２の複数の組合わせ手段
とを有するプログラマブルアレイロジック装置において
、入力／出力ポートの構成を制御する回路であって、 前記組合わせ信号の１つをラッチしかつレジスタされた
信号を供給するレジスタ手段と、 出力選択信号に応答して、前記レジスタされた信号また
は前記１つの組合わせ信号を出力信号として選択する出
力選択手段と、 前記出力選択信号を動的に供給する手段とを備えた、回
路。 - （１３）前記レジスタ手段は、前記レジスタされた信号
と、前記レジスタされた信号の補数とを供給し、 前記１つの組合わせ信号を補って前記組合わせ信号の補
数を供給する手段をさらに備え、 前記出力選択手段は、前記レジスタされた信号、前記レ
ジスタされた信号の補数、前記１つの組合わせ信号、ま
たは前記１つの組合わせ信号の補数を前記出力信号とし
て選択する、特許請求の範囲第１２項記載の回路。 - （１４）出力能動化信号に応答して、入力／出力ポート
において出力信号を能動化する出力能動化手段と、 前記出力能動化信号を動的に供給する手段とをさらに備
えた、特許請求の範囲第１０項記載の回路。 - （１５）前記入力／出力ポートと通信して前記入力／出
力ポートからフィードバックとして前記プログラマブル
ロジックセルアレイ手段へデータ信号を供給する手段を
さらに備えた、特許請求の範囲第１４項記載の回路。 - （１６）ロジック信号を動的に発生する複数のロジック
セルと、前記ロジック信号のサブセットを組合わせて複
数の組合わせ信号を発生する第２の複数の組合わせ手段
とを有するプログラマブルアレイロジック装置において
、入力／出力ポートの構成を制御する回路であって、 前記組合わせ信号の１つをラッチしてレジスタされた信
号を供給するレジスタ手段と、 前記プログラマブルロジックセルアレイにフィードバッ
クデータを供給するフィードバック手段とを備え、前記
フィードバック手段は、フィードバック選択信号に応答
して前記レジスタされた信号または前記１つの組合わせ
信号を前記フィードバックデータとして選択するフィー
ドバック選択手段を含み、 前記フィードバック選択信号を動的に供給する手段をさ
らに備えた、回路。 - （１７）複数の入力／出力ポートを有するプログラマブ
ルアレイロジック装置であって、複数のデータ信号に応
答して１組のロジック信号を供給するプログラマブルロ
ジックセルアレイ手段と、 ロジック信号の前記組のサブセットを組合わせて組合わ
せ信号を供給する組合わせ手段と、出力の構成を制御す
る出力ロジック手段とを備え、前記出力ロジック手段は
、 クロック信号に応答して、前記組合わせ信号をラッチし
てレジスタされた信号を供給するレジスタ手段と、 出力選択信号に応答して、前記組合わせ信号または前記
レジスタされた信号を選択する出力選択手段と、 フィードバック信号をデータとして前記プログラマブル
ロジックセルアレイ手段に与えるフィードバック手段と
を含み、前記フィードバック手段は、フィードバック選
択信号に応答して前記組合わせ信号または前記レジスタ
された信号を前記フィードバック信号として選択するフ
ィードバック選択手段を有し、 クロック能動化信号に応答して、前記クロック信号を供
給して前記レジスタ手段をクロックするクロック信号能
動化手段をさらに含み、 出力能動化信号に応答して、前記出力選択手段から選択
された信号を前記入力／出力ポートの１つにおいて出力
信号として供給する出力手段と、前記クロック信号を供
給するクロック手段と、前記クロック能動化信号として
前記ロジック信号の組から少なくとも１つのロジック信
号またはロジック信号の組合わせを供給する手段と、前
記フィードバック選択信号として前記ロジック信号の組
から少なくとも１つのロジック信号またはロジック信号
の組合わせを供給する手段と、前記出力選択信号として
前記ロジック信号の組から少なくとも１つのロジック信
号またはロジック信号の組合わせを供給する手段と、 前記出力能動化信号として前記ロジック信号の組から少
なくとも１つのロジック信号またはロジック信号の組合
わせを供給する手段とをさらに備えた、プログラマブル
アレイロジック装置。 - （１８）前記出力ロジック手段の前記レジスタ手段は、 リセット信号に応答して、前記レジスタ手段を非同期的
にリセットする手段と、 前記リセット信号として前記ロジック信号の組から少な
くとも１つのロジック信号またはロジック信号の組合わ
せを供給する手段とをさらに含む、特許請求の範囲第１
７項記載の装置。 - （１９）前記出力ロジック手段の前記レジスタ手段は、 プリセット信号に応答して、前記レジスタ手段を同期的
にプリセットする手段と、 前記プリセット信号として前記ロジック信号の組から少
なくとも１つのロジック信号またはロジック信号の組合
わせを供給する手段とを含む、特許請求の範囲第１７項
記載の装置。 - （２０）前記クロック能動化手段は、 前記クロック信号の極性をプログラム可能な態様で制御
する手段を含む、特許請求の範囲第１７項記載の装置。 - （２１）極性選択信号に応答して、前記クロック信号の
極性を選択する手段と、 前記極性選択信号を動的に供給する手段とをさらに備え
た、特許請求の範囲第１７項記載の装置。 - （２２）前記レジスタ手段は、前記レジスタされた信号
と、前記レジスタされた信号の補数とを供給し、 前記組合わせ信号を補って前記組合わせ信号の補数を供
給する手段をさらに備え、 前記出力選択手段は、前記レジスタされた信号、前記レ
ジスタされた信号の補数、前記組合わせ信号、または前
記組合わせ信号の補数を前記出力信号として選択する、
特許請求の範囲第１７項記載の装置。 - （２３）前記入力／出力ポートと通信して前記入力／出
力ポートからフィードバックとして前記プログラマブル
ロジックセルアレイ手段へデータ信号を供給する手段を
さらに備えた、特許請求の範囲第１７項記載の装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US65610984A | 1984-09-28 | 1984-09-28 | |
| US656109 | 1984-09-28 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6186855A true JPS6186855A (ja) | 1986-05-02 |
| JPH0568729B2 JPH0568729B2 (ja) | 1993-09-29 |
Family
ID=24631665
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60214438A Granted JPS6186855A (ja) | 1984-09-28 | 1985-09-26 | 出力ロジツク回路 |
Country Status (4)
| Country | Link |
|---|---|
| EP (1) | EP0177280B1 (ja) |
| JP (1) | JPS6186855A (ja) |
| AT (1) | ATE64044T1 (ja) |
| DE (1) | DE3582990D1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008046983A (ja) * | 2006-08-18 | 2008-02-28 | Fujitsu Ltd | 半導体装置 |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4758747A (en) * | 1986-05-30 | 1988-07-19 | Advanced Micro Devices, Inc. | Programmable logic device with buried registers selectively multiplexed with output registers to ports, and preload circuitry therefor |
| US4789951A (en) * | 1986-05-16 | 1988-12-06 | Advanced Micro Devices, Inc. | Programmable array logic cell |
| US4779229A (en) * | 1986-07-02 | 1988-10-18 | Advanced Micro Devices, Inc. | Prom with programmable output structures |
| US4783606A (en) * | 1987-04-14 | 1988-11-08 | Erich Goetting | Programming circuit for programmable logic array I/O cell |
| EP0310377B1 (en) * | 1987-10-02 | 1992-06-10 | Kawasaki Steel Corporation | Programmable input/output circuit |
| US4871930A (en) * | 1988-05-05 | 1989-10-03 | Altera Corporation | Programmable logic device with array blocks connected via programmable interconnect |
| US4894563A (en) * | 1988-10-11 | 1990-01-16 | Atmel Corporation | Output macrocell for programmable logic device |
| JP2566005B2 (ja) * | 1989-03-03 | 1996-12-25 | 株式会社東芝 | 入力切換装置 |
| FR2846765B1 (fr) * | 2002-11-04 | 2005-01-14 | St Microelectronics Sa | Registre tampon de sortie, circuit electronique et procede de delivrance de signaux l'utilisant |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5425131A (en) * | 1977-07-28 | 1979-02-24 | Nec Corp | Control system for input-output terminal |
-
1985
- 1985-09-26 JP JP60214438A patent/JPS6186855A/ja active Granted
- 1985-09-26 DE DE8585306858T patent/DE3582990D1/de not_active Expired - Lifetime
- 1985-09-26 EP EP85306858A patent/EP0177280B1/en not_active Expired - Lifetime
- 1985-09-26 AT AT85306858T patent/ATE64044T1/de not_active IP Right Cessation
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5425131A (en) * | 1977-07-28 | 1979-02-24 | Nec Corp | Control system for input-output terminal |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008046983A (ja) * | 2006-08-18 | 2008-02-28 | Fujitsu Ltd | 半導体装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0177280A3 (en) | 1988-01-07 |
| EP0177280A2 (en) | 1986-04-09 |
| EP0177280B1 (en) | 1991-05-29 |
| DE3582990D1 (de) | 1991-07-04 |
| ATE64044T1 (de) | 1991-06-15 |
| JPH0568729B2 (ja) | 1993-09-29 |
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