JPH056895A - Method for manufacturing semiconductor device - Google Patents
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Abstract
(57)【要約】
【目的】自己整合型トランジスタにおいて真性ベース−
グラフトベース間に存在するベース抵抗の増大を抑え
て、しかもエミッタ−ベース間の耐圧を確保する。
【構成】真性ベース１１とグラフトベース６との間に第
３のベース１７を設けてベース抵抗の増大を抑制する。
またエミッタ電極１３予定領域に予めベース引き出し電
極５よりも厚い絶縁膜４を形成しておくことにより、両
電極１３，５間を自己整合的に分離するための絶縁膜に
よる側壁１２，８頭頂部を両電極１３，５端部よりも高
くして、エミッタ電極１３とベース電極５との間の耐圧
を確保することができる。
(57) [Abstract] [Purpose] Intrinsic base in self-aligned transistors
An increase in the base resistance existing between the graft bases is suppressed, and a breakdown voltage between the emitter and the base is secured. [Structure] A third base 17 is provided between the intrinsic base 11 and the graft base 6 to suppress an increase in base resistance.
In addition, by forming the insulating film 4 thicker than the base extraction electrode 5 in a predetermined region of the emitter electrode 13 in advance, the side walls 12 and 8 of the insulating film for separating the electrodes 13 and 5 in a self-aligned manner are formed. Can be made higher than the ends of both electrodes 13 and 5, and the breakdown voltage between the emitter electrode 13 and the base electrode 5 can be secured.
Description
【０００１】[0001]
【産業上の利用分野】本発明は半導体装置の製造方法に
関し、特に高速バイポーラ集積回路の製造方法に関する
ものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a semiconductor device, and more particularly to a method for manufacturing a high speed bipolar integrated circuit.
【０００２】[0002]
【従来の技術】バイポーラ集積回路の縦型トランジスタ
においては、エミッタ直下の真性ベースの外側に、ベー
ス電極引き出しのための大きなグラフトベースが形成さ
れている。そのためグラフトベースとコレクタとの間に
大きな接合容量が付加され、動作速度が遅くなって、素
子の微細化の妨げになるという欠点があった。2. Description of the Related Art In a vertical transistor of a bipolar integrated circuit, a large graft base for drawing out a base electrode is formed outside an intrinsic base immediately below an emitter. Therefore, there is a drawback that a large junction capacitance is added between the graft base and the collector, the operation speed becomes slow, and it hinders miniaturization of the device.
【０００３】この欠点を解決するために提案されている
自己整合技術を用いた高性能トランジスタについて、図
３を参照して説明する。A high-performance transistor using a self-alignment technique proposed to solve this drawback will be described with reference to FIG.
【０００４】Ｐ型半導体基板１にＮ+ 型埋込層２が形成
され、その上にエピタキシャル層３が成長されている。
ベース電極引き出しのためのポリシリコン５ｂからの不
純物拡散によって、グラフトベース６を形成する。An N + type buried layer 2 is formed on a P type semiconductor substrate 1, and an epitaxial layer 3 is grown thereon.
The graft base 6 is formed by impurity diffusion from the polysilicon 5b for drawing out the base electrode.
【０００５】グラフトベース６の面積を縮小してグラフ
トベース６とコレクタ３との間の接合容量を減少させ
て、動作速度を向上させてパターン微細化を図ってい
る。The area of the graft base 6 is reduced to reduce the bonding capacity between the graft base 6 and the collector 3 to improve the operation speed and to achieve pattern miniaturization.
【０００６】一方、真性ベース１１は最適の濃度を設定
してグラフトベース６とは独立した工程で形成する。真
性ベース１１上に自己整合的に絶縁膜７ｂの開口を形成
してエミッタ電極となるポリシリコン２０ａを形成す
る。On the other hand, the intrinsic base 11 is formed in a process independent of the graft base 6 by setting an optimum concentration. An opening of the insulating film 7b is formed on the intrinsic base 11 in a self-aligned manner to form a polysilicon 20a to be an emitter electrode.
【０００７】ここでグラフトベース６と同様に、エミッ
タ電極２０ａとなるポリシリコンからの不純物拡散によ
ってエミッタ１４が形成される。Here, as in the case of the graft base 6, the emitter 14 is formed by impurity diffusion from the polysilicon to be the emitter electrode 20a.
【０００８】このほかにも構造が若干異なる自己整合型
トランジスタの製造方法が提案されている。基本的にエ
ミッタを１回のリソグラフィ工程で自己整合的に形成す
る。余分なグラフトベースを縮小することによって、グ
ラフトベースとコレクタとの間の接合容量を減らして、
動作速度を向上させることができる。In addition, a method of manufacturing a self-aligned transistor having a slightly different structure has been proposed. Basically, the emitter is formed in a self-aligned manner in one lithography process. By shrinking the extra graft base, the joint capacity between the graft base and the collector is reduced,
The operation speed can be improved.
【０００９】[0009]
【発明が解決しようとする課題】図３に示すようにエミ
ッタ電極２０ａとベース引き出し電極５ｂとの絶縁は絶
縁膜７ｂおよび第２の酸化膜からなる側壁１２ａによっ
てなされているので、大幅に微細化されて接合容量も小
さくなっている。As shown in FIG. 3, the insulation between the emitter electrode 20a and the base extraction electrode 5b is made by the insulating film 7b and the side wall 12a made of the second oxide film. As a result, the junction capacitance is also decreasing.
【００１０】ところが側壁１２ａは自己整合的に形成し
ているので、エミッタ１４拡散窓を確実に開口しようと
エッチバックを長くすると、側壁１２ａの頭頂部が第２
の絶縁膜の成長時の膜厚よりもはるかに薄くなることが
避けられない。However, since the side wall 12a is formed in a self-aligned manner, if the etch back is lengthened to surely open the diffusion window of the emitter 14, the top portion of the side wall 12a becomes second.
It is unavoidable that the thickness of the insulating film becomes much thinner than that at the time of growth.
【００１１】そのためエミッタ−ベース間の耐圧を低下
させることになる。さらに第２の絶縁膜１２ａがボロン
などの不純物を含んでいないので、真性ベース−グラフ
トベース間に高濃度拡散層（第３のベース）が形成され
ない。Therefore, the breakdown voltage between the emitter and the base is lowered. Further, since the second insulating film 12a does not contain impurities such as boron, the high concentration diffusion layer (third base) is not formed between the intrinsic base and the graft base.
【００１２】したがって真性ベースとグラフトベースと
がつながらない、あるいはベース抵抗が５〜１０ｋΩに
もなってトランジスタ特性が劣化する恐れがあった。Therefore, the intrinsic base and the graft base may not be connected, or the base resistance may become 5 to 10 kΩ, which may deteriorate the transistor characteristics.
【００１３】[0013]
【課題を解決するための手段】本発明の半導体装置の製
造方法は、一導電型半導体基板の一主面に選択的に第１
の絶縁膜を形成する工程と、前記第１の絶縁膜のないと
ころに第１のポリシリコンを形成する工程と、該ポリシ
リコンの表面を第２の絶縁膜で覆う工程と、全面に窒化
シリコン膜を形成したのち、異方性エッチングによりエ
ッチバックして前記第１の絶縁膜の側面に前記窒化シリ
コン膜からなる第１の側壁を残す工程と、前記第２の絶
縁膜上に薄いレジストを形成して前記第１の絶縁膜をエ
ッチングする工程と、前記レジストを除去して全面に第
３の絶縁膜を成長したのち、異方性エッチングによりエ
ッチバックして前記窒化シリコン膜からなる第１の側壁
と背中合せに第３の絶縁膜からなる第２の側壁を残す工
程と、前記第１の絶縁膜を除去したあとに第２のポリシ
リコンを選択成長させる工程と、前記第３の絶縁膜から
なる側壁を除去して、露出した前記半導体基板表面に不
純物をドープして外部ベース層を形成する工程とを含む
ものである。According to a method of manufacturing a semiconductor device of the present invention, a first conductivity type semiconductor substrate is selectively formed on a first main surface of a semiconductor substrate.
Forming an insulating film, forming a first polysilicon in a place where the first insulating film is not present, covering the surface of the polysilicon with a second insulating film, After forming the film, a step of etching back by anisotropic etching to leave the first side wall made of the silicon nitride film on the side surface of the first insulating film, and a thin resist on the second insulating film are formed. Forming and etching the first insulating film, and removing the resist to grow a third insulating film on the entire surface, and then etching back by anisotropic etching to form a first silicon nitride film. Leaving a second side wall made of a third insulating film back to back with the side wall of the first insulating film, a step of selectively growing the second polysilicon after removing the first insulating film, and the third insulating film. Remove the side wall consisting of It is intended to include a step of forming an extrinsic base layer by doping impurities into the exposed surface of the semiconductor substrate.
【００１４】[0014]
【実施例】本発明の第１の実施例について、図１（ａ）
〜（ｄ）を参照して説明する。EXAMPLE FIG. 1A shows a first example of the present invention.
This will be described with reference to (d).
【００１５】はじめに図１（ａ）に示すように、Ｐ型半
導体基板１に選択的に砒素またはアンチモンを拡散して
Ｎ+ 型埋込層２を形成する。つぎに厚さ１．０〜１．５
μｍのエピタキシャル層３を成長し、酸化シリコン膜ま
たは窒化シリコン膜（図示せず）をマスクとして選択的
に素子分離領域（図示せず）を形成し、Ｎ型コレクタ層
（図示せず）を形成する。First, as shown in FIG. 1A, arsenic or antimony is selectively diffused in a P-type semiconductor substrate 1 to form an N + -type buried layer 2. Next, thickness 1.0 to 1.5
An epitaxial layer 3 having a thickness of μm is grown, an element isolation region (not shown) is selectively formed using a silicon oxide film or a silicon nitride film (not shown) as a mask, and an N-type collector layer (not shown) is formed. To do.
【００１６】つぎに全面に厚さ４０００〜７０００Ａの
第１の酸化膜を形成し、リソグラフィによりグラフトベ
ースの内側に酸化膜４を残す。つぎに酸化膜４がないと
ころに選択的に厚さ１０００〜３０００Ａの第１のポリ
シリコン５を成長させる。Next, a first oxide film having a thickness of 4000 to 7000 A is formed on the entire surface, and the oxide film 4 is left inside the graft base by lithography. Next, the first polysilicon 5 having a thickness of 1000 to 3000 A is selectively grown in the absence of the oxide film 4.
【００１７】ここで第１のポリシリコン５を選択成長す
る温度は７００〜９００℃が好ましい。The temperature at which the first polysilicon 5 is selectively grown is preferably 700 to 900 ° C.
【００１８】つぎに第１のポリシリコン５にベース拡散
層形成のため例えばボロンなどのＰ型不純物を導入し
て、７００〜９００℃ででアニールして、第１のポリシ
リコン５を介してエピタキシャル層３にグラフトベース
拡散層６を形成する。Next, a P-type impurity such as boron is introduced into the first polysilicon 5 to form a base diffusion layer, annealed at 700 to 900 ° C., and epitaxially formed through the first polysilicon 5. The graft base diffusion layer 6 is formed on the layer 3.
【００１９】このときの熱処理は酸素雰囲気で行ない、
厚さ５００〜１０００Ａの酸化膜を得ることが望まし
い。こうして第１のポリシリコン５が第２の酸化膜７で
覆われて、次工程の窒化膜による側壁８を形成するとき
のストッパとなる。第２の酸化膜７の膜厚が１０００Ａ
近くなると、ＢＰＳＧ膜やシリカフィルムなどの不純物
を含む絶縁膜と組み合わせることにより、層間絶縁膜と
することができる。The heat treatment at this time is performed in an oxygen atmosphere,
It is desirable to obtain an oxide film having a thickness of 500 to 1000A. In this way, the first polysilicon 5 is covered with the second oxide film 7 and serves as a stopper when the sidewall 8 made of the nitride film is formed in the next step. The thickness of the second oxide film 7 is 1000 A
When they are close to each other, an interlayer insulating film can be obtained by combining with an insulating film containing impurities such as a BPSG film or a silica film.
【００２０】つぎに図１（ｂ）に示すように、全面に厚
さ１０００〜２０００Ａの窒化膜８を堆積してから異方
性エッチングによりエッチバックして窒化膜からなる側
壁８を得る。つぎに全面に薄くレジスト９を塗布するか
あるいはレジストを塗布してからエッチバックして、第
２の酸化膜７上のみにレジスト９を残す。Next, as shown in FIG. 1B, a nitride film 8 having a thickness of 1000 to 2000 A is deposited on the entire surface and then etched back by anisotropic etching to obtain a sidewall 8 made of a nitride film. Next, a thin resist 9 is applied to the entire surface, or a resist is applied and then etched back to leave the resist 9 only on the second oxide film 7.
【００２１】レジスト９により第２の酸化膜７を保護し
ながら、バッファード弗酸などにより第１の酸化膜４を
ウェットエッチングしてエミッタ予定領域のエピタキシ
ャル層３を露出させる。While the second oxide film 7 is protected by the resist 9, the first oxide film 4 is wet-etched by buffered hydrofluoric acid or the like to expose the epitaxial layer 3 in the intended emitter region.
【００２２】つぎにレジスト９を除去したのち真性ベー
ス１１を形成するための不純物をエミッタ領域１０に導
入する。再びＣＶＤなどにより全面に厚さ１０００〜３
０００Ａの第３の酸化膜を成長し、異方性エッチングに
よりエッチバックして窒化膜による側壁８と背中合わせ
に第３の酸化膜による側壁１２を形成する。Next, after removing the resist 9, impurities for forming the intrinsic base 11 are introduced into the emitter region 10. The thickness is 1000 to 3 again on the entire surface by CVD etc.
A third oxide film of 000 A is grown and etched back by anisotropic etching to form a side wall 8 of the nitride film and a side wall 12 of the third oxide film back to back.
【００２３】さらにエミッタ領域１０に温度７００〜９
００℃で厚さ１０００〜３０００Ａの第２のポリシリコ
ン１３を成長する。つぎに砒素や燐などのＮ型不純物を
第２のポリシリコン１３を介して導入することにより、
エミッタ１４を形成する。第２のポリシリコン１３はエ
ミッタ電極となる。Further, the temperature in the emitter region 10 is 700 to 9
A second polysilicon 13 having a thickness of 1000 to 3000 A is grown at 00 ° C. Next, by introducing an N-type impurity such as arsenic or phosphorus through the second polysilicon 13,
The emitter 14 is formed. The second polysilicon 13 becomes an emitter electrode.
【００２４】つぎに図１（ｃ）に示すように、第２のポ
リシリコン１３の表面を薄く酸化して、第４の酸化膜１
５を形成する。つぎにレジスト（図示せず）で第２のポ
リシリコン１３および第２の酸化膜７を保護して、第３
の酸化膜による側壁１２だけをバッファード弗酸などに
よってウェットエッチングする。Next, as shown in FIG. 1C, the surface of the second polysilicon 13 is thinly oxidized to form a fourth oxide film 1.
5 is formed. Next, the second polysilicon 13 and the second oxide film 7 are protected by a resist (not shown), and the third polysilicon 13 and the second oxide film 7 are protected.
Only the side wall 12 of the oxide film is wet-etched with buffered hydrofluoric acid or the like.
【００２５】つぎに段差被覆性の優れた厚さ５００〜１
０００ＡのＨＴＯ（Ｈｉｇｈ Ｔｅｍｐｅｒａｔｕｒｅ
Ｏｘｉｄｅ）膜１６またはＣＶＤによる窒化膜を成長
する。つぎに第３の酸化膜による側壁１２を除去したあ
とに、ボロンをイオン注入して第３のベース１７を形成
する。Next, a thickness of 500 to 1 excellent in step coverage is provided.
000A HTO (High Temperature)
Oxide) film 16 or a nitride film by CVD is grown. Next, after removing the side wall 12 made of the third oxide film, boron is ion-implanted to form the third base 17.
【００２６】グラフトベース６と真性ベース１１との間
に第３のベース１７を挟むことにより、グラフトベース
６と真性ベース１１とが途切れたり、ベース抵抗が増大
してトランジスタ特性が劣化するのを防ぐことができ
る。By sandwiching the third base 17 between the graft base 6 and the intrinsic base 11, it is possible to prevent the graft base 6 and the intrinsic base 11 from being interrupted or the base resistance from increasing to deteriorate the transistor characteristics. be able to.
【００２７】このあと図１（ｄ）に示すように、層間絶
縁膜１８を形成し、コンタクト１９を開口して、配線２
０を形成することによりバイポーラ集積回路の素子部が
完成する。Thereafter, as shown in FIG. 1D, an interlayer insulating film 18 is formed, a contact 19 is opened, and a wiring 2 is formed.
By forming 0, the element part of the bipolar integrated circuit is completed.
【００２８】つぎに本発明の第２の実施例について、図
２を参照して説明する。Next, a second embodiment of the present invention will be described with reference to FIG.
【００２９】本実施例ではボロンをイオン注入する代り
にジボランの雰囲気にさらして第３のベース１７を形成
する。In this embodiment, the third base 17 is formed by exposing it to an atmosphere of diborane instead of implanting boron ions.
【００３０】Ｐ型半導体基板１にＮ+ 型埋込層２および
エピタキシャル層３が形成され、イオン注入によって真
性ベース１１が形成される。第１の酸化膜（図示せず）
をマスクとして第１および第２のポリシリコン５ａ，１
３を形成してそれぞれベース引き出し電極５ａおよびエ
ミッタ電極１３とする。The N + type buried layer 2 and the epitaxial layer 3 are formed on the P type semiconductor substrate 1, and the intrinsic base 11 is formed by ion implantation. First oxide film (not shown)
Using as a mask the first and second polysilicon 5a, 1
3 are formed to serve as the base extraction electrode 5a and the emitter electrode 13, respectively.
【００３１】ここでベース引き出し電極５ａ上には酸化
膜７ａと窒化膜による側壁８が形成される。グラフトベ
ース６は第１のポリシリコン５ａからの拡散によって形
成される。第２のポリシリコン１３からの拡散によって
エミッタ１０が形成される。Here, a sidewall 8 made of an oxide film 7a and a nitride film is formed on the base lead electrode 5a. The graft base 6 is formed by diffusion from the first polysilicon 5a. The emitter 10 is formed by diffusion from the second polysilicon 13.
【００３２】ここまでの製造方法は、第１の実施例と全
く同様である。The manufacturing method up to this point is exactly the same as that of the first embodiment.
【００３３】このあと厚さ５００〜１０００Ａの段差被
覆性の優れたＨＴＯ膜１６またはＣＶＤによる窒化膜を
成長する。つぎにエミッタ電極となる第２のポリシリコ
ン１３の側面およびベース引き出し電極となる第１のポ
リシリコン５ａの側面に絶縁膜からなる側壁８を形成す
る。Thereafter, a HTO film 16 having a thickness of 500 to 1000 A and excellent in step coverage or a nitride film by CVD is grown. Next, the side wall 8 made of an insulating film is formed on the side surface of the second polysilicon 13 which will be the emitter electrode and the side surface of the first polysilicon 5a which will be the base extraction electrode.
【００３４】この状態で８００〜９００℃のジボラン
（Ｂ2 Ｈ6）雰囲気にさらすことにより、グラフトベー
ス６と真性ベース１１との間に第３のベース１７を得る
ことができる。By exposing to a diborane (B 2 H 6 ) atmosphere at 800 to 900 ° C. in this state, the third base 17 can be obtained between the graft base 6 and the intrinsic base 11.
【００３５】本実施例は第１の実施例と比べて、第３の
ベース１７の形成に際してイオン注入法を用いないの
で、エピタキシャル層３に表面損傷を与えることがな
い。たとえ窒化膜による側壁８が高かったとしてもイオ
ン注入法のような影ができる恐れがないという長所があ
る。Compared to the first embodiment, this embodiment does not use the ion implantation method when forming the third base 17, so that the epitaxial layer 3 is not damaged. Even if the side wall 8 of the nitride film is high, there is an advantage that there is no possibility of causing a shadow like the ion implantation method.
【００３６】[0036]
【発明の効果】エミッタ電極予定領域にベース引き出し
電極よりも厚い絶縁膜を形成してから、ベース電極を形
成して両電極間にまたがる絶縁膜側壁の頭頂部を、ベー
ス引き出し電極やエミッタ電極の端部から遠ざけること
ができる。EFFECTS OF THE INVENTION After forming an insulating film thicker than a base extraction electrode in a region where an emitter electrode is to be formed, a base electrode is formed and the top portion of the side wall of the insulating film extending between the two electrodes is covered with the base extraction electrode and the emitter electrode. Can be moved away from the edge.
【００３７】そうしてベース引き出し電極およびエミッ
タ電極の絶縁膜厚を確保することができる。従来の自己
整合型トランジスタの製造工程において、形成された側
壁の頭頂部が薄くなって、ベース−エミッタ間の耐圧が
低下するという現象を防ぐことができる。Thus, the insulating film thickness of the base lead electrode and the emitter electrode can be secured. In a conventional manufacturing process of a self-aligned transistor, it is possible to prevent a phenomenon in which a top portion of a formed side wall becomes thin and a breakdown voltage between a base and an emitter is lowered.
【００３８】ベース引き出し電極やエミッタ引き出し電
極を形成してから、両電極間の絶縁膜を除去して基板表
面を露出することができる。その領域にイオン注入技術
またはジボラン（Ｂ2 Ｈ6 ）雰囲気での拡散技術によっ
てボロンをドープすることができる。そうして真性ベー
スとグラフトベースとの間に高濃度拡散層である第３の
ベース層を形成することができる。After forming the base extraction electrode and the emitter extraction electrode, the insulating film between both electrodes can be removed to expose the substrate surface. The region can be doped with boron by an ion implantation technique or a diffusion technique in a diborane (B 2 H 6 ) atmosphere. Thus, a third base layer, which is a high concentration diffusion layer, can be formed between the intrinsic base and the graft base.
【００３９】第３のベース層の存在により、従来の自己
整合型トランジスタの製造工程において、真性ベースと
グラフトベースとが側壁直下で途切れたり、ベース抵抗
が増大するような現象を防ぐことができる。Due to the presence of the third base layer, it is possible to prevent a phenomenon in which the intrinsic base and the graft base are interrupted immediately below the side wall or the base resistance is increased in the conventional manufacturing process of the self-aligned transistor.
【図１】本発明の第１の実施例を工程順に示す断面図で
ある。FIG. 1 is a cross-sectional view showing a first embodiment of the present invention in process order.
【図２】本発明の第２の実施例を示す断面図である。FIG. 2 is a sectional view showing a second embodiment of the present invention.
【図３】従来技術による自己整合型トランジスタを示す
断面図である。FIG. 3 is a cross-sectional view showing a conventional self-aligned transistor.
１ Ｐ型半導体基板 ２ Ｎ+ 型埋込層 ３ エピタキシャル層 ４ 第１の酸化膜 ５ 第１のポリシリコン ５ａ ベース引出電極 ６ グラフトベース ７ 第２の酸化膜 ７ａ 酸化膜 ７ｂ 絶縁膜 ８ 窒化膜による側壁 ９ レジスト １０ エミッタ領域 １１ 真性ベース １２ 第３の酸化膜 １２ａ 側壁 １３ 第２のポリシリコン １４ エミッタ １５ 第４の酸化膜 １６ ＨＴＯ膜 １７ 第３のベース １８ 層間絶縁膜 １９ コンタクト ２０ 配線 ２０ａ エミッタ電極1 P-type semiconductor substrate 2 N + type buried layer 3 Epitaxial layer 4 First oxide film 5 First polysilicon 5a Base extraction electrode 6 Graft base 7 Second oxide film 7a Oxide film 7b Insulating film 8 Nitride film Side wall 9 Resist 10 Emitter region 11 Intrinsic base 12 Third oxide film 12a Side wall 13 Second polysilicon 14 Emitter 15 Fourth oxide film 16 HTO film 17 Third base 18 Interlayer insulating film 19 Contact 20 Wiring 20a Emitter electrode
Claims (1)
第１の絶縁膜を形成する工程と、前記第１の絶縁膜のな
いところに第１のポリシリコンを形成する工程と、該ポ
リシリコンの表面を第２の絶縁膜で覆う工程と、全面に
窒化シリコン膜を形成したのち、異方性エッチングによ
りエッチバックして前記第１の絶縁膜の側面に前記窒化
シリコン膜からなる第１の側壁を残す工程と、前記第２
の絶縁膜上に薄いレジストを形成して前記第１の絶縁膜
をエッチングする工程と、前記レジストを除去して全面
に第３の絶縁膜を成長したのち、異方性エッチングによ
りエッチバックして前記窒化シリコン膜からなる第１の
側壁と背中合せに第３の絶縁膜からなる第２の側壁を残
す工程と、前記第１の絶縁膜を除去したあとに第２のポ
リシリコンを選択成長させる工程と、前記第３の絶縁膜
からなる側壁を除去して、露出した前記半導体基板表面
に不純物をドープして外部ベース層を形成する工程とを
含む半導体装置の製造方法。Claim: What is claimed is: 1. A step of selectively forming a first insulating film on one main surface of a one-conductivity-type semiconductor substrate, and a step of forming a first polysilicon film in a portion where the first insulating film is not present. And a step of covering the surface of the polysilicon with a second insulating film, and after forming a silicon nitride film on the entire surface, etch back by anisotropic etching to form a side surface of the first insulating film. Leaving the first side wall of the silicon nitride film, and
Forming a thin resist on the insulating film and etching the first insulating film; removing the resist, growing a third insulating film on the entire surface, and then etching back by anisotropic etching. A step of leaving a second side wall made of a third insulating film back to back with the first side wall made of the silicon nitride film; and a step of selectively growing second polysilicon after removing the first insulating film. And a step of removing a side wall made of the third insulating film and doping an impurity on the exposed surface of the semiconductor substrate to form an external base layer.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3155033A JP2712889B2 (en) | 1991-06-27 | 1991-06-27 | Method for manufacturing semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3155033A JP2712889B2 (en) | 1991-06-27 | 1991-06-27 | Method for manufacturing semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH056895A true JPH056895A (en) | 1993-01-14 |
| JP2712889B2 JP2712889B2 (en) | 1998-02-16 |
Family
ID=15597208
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3155033A Expired - Lifetime JP2712889B2 (en) | 1991-06-27 | 1991-06-27 | Method for manufacturing semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2712889B2 (en) |
-
1991
- 1991-06-27 JP JP3155033A patent/JP2712889B2/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JP2712889B2 (en) | 1998-02-16 |
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