JPH056904A

JPH056904A - 半導体装置及びその製造方法

Info

Publication number: JPH056904A
Application number: JP26450391A
Authority: JP
Inventors: Hiroshi Arimoto; 宏有本; Masahiko Sasa; 誠彦佐々
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1991-02-20
Filing date: 1991-10-14
Publication date: 1993-01-14

Abstract

(57)【要約】【目的】本発明は、超高密度化及び超高速化を可能にす
る干渉性の高い量子干渉効果トランジスタ及びその製造
方法を提供することを目的とする。【構成】ｎ型の第１の半導体層２ａ、第２の半導体層４
ａ、ｎ型の第３の半導体層６ａがダブルへテロ構造をな
し、層厚が極めて薄い第２の半導体層４ａに２次元電子
チャネルが形成されている。ソース領域８とドレイン領
域１０とに挟まれた第２の半導体層４ａの中央部上方に
ゲート電極１４が設けられている。第２の半導体層４ａ
の中央部の層厚がソース領域８近傍及びドレイン領域１
０近傍の層厚より厚いため、中央部における第２の半導
体層４ａの量子井戸の幅が相対的に広くなって伝導帯下
端Ｅｃの曲りが大きくなり、電子の確率密度分布が第１
の半導体層２ａ側の界面近傍と第３の半導体層６ａ側の
界面近傍とに局在することにより、第２の半導体層４ａ
の２次元電子チャネルが２分割される。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は半導体装置及びその製造
方法に係り、特にアハロノフ−ボーム効果（Aharonov-B
ohm 効果、以下ＡＢ効果と略す。）を利用する量子干渉
効果トランジスタ及びその製造方法に関する。近年、電
子計算機等の電子機器の高度化に伴い、高速半導体デバ
イスが要求されている。そしてこの要求に答えるデバイ
スの一つとして、電子の量子力学的な波の性質を利用
し、その量子力学的な干渉効果を用いた極めて高速の量
子干渉効果トランジスタが提案されている。

【０００２】このような電子の波としての性質を利用す
る量子干渉効果トランジスタは、半導体集積回路の超高
密度化、超高速化、超高機能化を実現することができる
可能性を有しており、産業界への影響は計り知れないも
のがある。

【０００３】

【従来の技術】電子の波としての性質により、２つのチ
ャネルを通り抜けた電子が電場や磁場の影響を受け、互
いの位相に差が生じて干渉し合う際に、量子力学的な干
渉効果としてＡＢ効果が現われる。このＡＢ効果を用い
た電子波干渉デバイスの一つとして、図１３に示される
ように、ＧａＡｓ／ＡｌＧａＡｓヘテロ構造における２
次元電子ガスを利用した電子波の量子力学的な干渉効果
を利用する量子干渉効果トランジスタが提案されてい
る。

【０００４】即ち、バッファ層８２上には、ヘテロ構造
を有するＧａＡｓチャネル層８４及びｎ型ＡｌＧａＡｓ
電子供給層８６が設けられている。そしてこのＧａＡｓ
チャネル層８４には、キャリアとなる２次元電子８８が
誘起されている。これらのＧａＡｓチャネル層８４及び
ｎ型ＡｌＧａＡｓ電子供給層８６は、中間をドーナツ状
に抜いてリングを形成して、パスを２つに分岐してい
る。

【０００５】また、２つに分岐されたＧａＡｓチャネル
層８４及びｎ型ＡｌＧａＡｓ電子供給層８６の一方のパ
ス上方には、ゲート電極９０が設けられている。更に、
リング状のパスを有するＧａＡｓチャネル層８４を間に
挟んで、ソース電極９２及びドレイン電極９４が設けら
れている。いま、このゲート電極９０に電圧を印加する
と、この電圧が印加された方のパスを通る電子波の波動
が変化し、その結果として２つのパスを通過した電子波
間に位相差が生じる。２つのパスを通過した電子波間の
干渉は電子波の位相差に依存してドレイン電流を変化さ
せる。電子波の位相差はゲート電極９０に印加される電
圧に依存するため、ゲート電極９０の印加電圧の変調に
るドレイン電流の変調等の機能を実現することができ
る。

【０００６】しかし、このような干渉効果が十分に引き
起こされるためには、電子が非弾性散乱を受けないよう
にするだけでなく、弾性散乱を受けないようにすること
も必要である。ところが、この量子干渉効果トランジス
タにおいては、チャネルを寸法精度よく形成し、ソー
ス、ドレイン間の距離を短くすることは、甚だ困難であ
る。しかも、電子波の通過するパスが曲線形状になって
いるため、パス内で弾性散乱が起り易く、干渉効果を十
分に利用することができない。従って、この干渉効果に
よるドレイン電流の変調は、極めて小さいのものに止ま
っている。

【０００７】また、弾性散乱が起り難くするために、電
子波の通過する通路の形状をなるべく直線的にした構造
の量子干渉効果トランジスタも提案されている。図１４
において、半絶縁性ＧａＡｓ基板９６上に、ＧａＡｓバ
ッファ層９８を介して、上下をＡｌＧａＡｓ層１００，
１０２に挟まれたＧａＡｓチャネル層１０４、１０６が
設けられている。

【０００８】また、このＧａＡｓチャネル層１０４、１
０６の間には、ＡｌＧａＡｓチャネル分離帯層１０８が
設けられ、ＧａＡｓチャネル層１０４とＧａＡｓチャネ
ル層１０６とに２分割している。こうして２重のダブル
ヘテロ接合構造が形成されている。また、２つのＧａＡ
ｓチャネル層１０４、１０６の両端にはそれぞれソー
ス、ドレイン領域となるｎ+ 型アロイ・コンタクト領域
１１０、１１２が形成されており、更にこれらの上には
それぞれソース電極１１４及びドレイン電極１１６が設
けられている。そしてＡｌＧａＡｓ層１００上には、Ｇ
ａＡｓチャネル層１０４、１０６を流れるドレイン電流
を制御するためのゲート電極１１８が設けられている。

【０００９】この２重のダブルヘテロ接合構造を有する
量子干渉効果トランジスタにおいては、ｎ+ 型アロイ・
コンタクト領域１１０から発した電子波がＧａＡｓチャ
ネル層１０４、１０６に分かれた後、ゲート電極１１８
への印加電圧による制御を受けて、２つのチャネルに分
かれた電子波間に位相差が生じる。そしてこの位相差を
生じた電子波がｎ+ 型アロイ・コンタクト領域１１２に
達して干渉を起こし、電子波の位相差に依存してドレイ
ン電流を変化させる。

【００１０】このとき、ＧａＡｓチャネル層１０４、１
０６は直線的であるため、ここでの弾性散乱は小さい
が、しかし、ｎ+ 型アロイ・コンタクト領域１１０、１
１２で非弾性散乱を受けた場合、２つのＧａＡｓチャネ
ル層１０４、１０６を通過する電子波の位相差はランダ
ムになってしまい、いくらゲート電極１１８によって制
御しても、有意義な干渉情報を得ることはできない。

【００１１】従って、干渉効果によってドレイン電流を
変化させることができる電子波は、ｎ+ 型アロイ・コン
タクト領域１１０、１１２で非弾性散乱を受けないもの
に限られてしまうため、その効率は極めて悪くなる。更
に、他の例として、図１５に示されるような量子干渉効
果トランジスタも提案されている。

【００１２】即ち、半導体基板１２０上に、バッファ層
１２２を介して、上下をｎ型ＡｌＧａＡｓ層１２４，１
２６に挟まれたＧａＡｓチャネル層１２８が設けられて
いる。そしてこのＧａＡｓチャネル層１２８には、Ｇａ
Ａｓを用いたヘテロ接合構造により、キャリアとなる２
次元電子が誘起されている。また、このＧａＡｓチャネ
ル層１２８中に島状のＡｌＧａＡｓチャネル分離帯層１
３０が設けられ、ＧａＡｓチャネル層１２８の中央部を
二分している。この二分されたＧａＡｓチャネル層１２
８上方には、ｎ型ＡｌＧａＡｓ１２６を介して、二分さ
れたＧａＡｓチャネル層１２８を流れるドレイン電流を
制御するためのゲート電極１３２が設けられている。そ
してＧａＡｓチャネル層１２８の両端には、それぞれソ
ース電極１３４及びドレイン電極１３６が設けられてい
る。

【００１３】この量子干渉効果トランジスタにおいて
は、ＡｌＧａＡｓチャネル分離帯層１３０及びこのＡｌ
ＧａＡｓチャネル分離帯層１３０を囲むＧａＡｓチャネ
ル層１２８の部分を形成するには、ＧａＡｓチャネル層
１２８上に形成したＡｌＧａＡｓチャネル分離帯層１３
０を選択的なエッチングによって島状に残存させた後、
更にその上にＧａＡｓチャネル層１２８を再成長しなけ
ればならない。

【００１４】しかし、このようなエッチングと結晶成長
を繰り返す場合には、エッチングを行なうために成長を
中断する必要があるが、このときＡｌＧａＡｓ層が大気
等に露出されると、ＡｌＧａＡｓ層の表面は非常に酸化
され易く、また炭素原子の吸着による汚染もされ易いた
めに、ＧａＡｓチャネル層１２８との間に不純物による
界面準位が多数形成される。このため、ＧａＡｓチャネ
ル層１２８を走行する電子がトラップされたり、また散
乱されたりして、効率的な干渉が起こらなくなってしま
う。

【００１５】

【発明が解決しようとする課題】このように、上記従来
の量子干渉効果トランジスタにおいては、十分な電子波
の干渉を生じさせることが困難であり、また電子波に干
渉が生じても効果的な干渉が得られずドレイン電流を大
きく制御できないという問題があった。そこで本発明
は、超高密度化及び超高速化を可能にする干渉性の高い
量子干渉効果トランジスタ及びその製造方法を提供する
ことを目的とする。

【００１６】

【課題を解決するための手段】図１は本発明の原理を説
明するための量子干渉効果トランジスタを示す断面図で
ある。ｎ型の第１の半導体層２と、チャネル層としての
第２の半導体層４と、ｎ型の第３の半導体層６とが順に
積層されている。第２の半導体層４は、第１及び第３の
半導体層２、６よりも電子親和力が大きく、ダブルへテ
ロ構造をなしている。

【００１７】また、第１及び第３の半導体層２、６はｎ
型にドープされているため第２の半導体層４には電子が
誘起され、第２の半導体層４には２次元電子が走行する
チャネルが形成されている。また、第２の半導体層４の
両端には、ソース領域８とドレイン領域１０とが相対し
て形成されている。そしてこれらソース領域８及びドレ
イン領域１０上には、それぞれソース電極１２及びドレ
イン電極１４が形成されている。

【００１８】更に、これらソース領域８及びドレイン領
域１０に挟まれた第２の半導体層４の中央部上方の第３
の半導体層６上にはゲート電極１６が形成され、第２の
半導体層４に流れるドレイン電流を制御している。そし
て図中の矢印に示すように、第２の半導体層４に形成さ
れた２次元電子からなるチャネルが、その中央部におい
て、第１の半導体層２側の界面近傍と第３の半導体層６
側の界面近傍とに２分割されることに、本発明の特徴が
ある。

【００１９】次に、本発明の原理による第１の構造の量
子干渉効果トランジスタを、図２に示す。なお、図１の
量子干渉効果トランジスタと同一の構成要素には同一の
符号を付して説明を省略する。図２（ａ）において、第
２の半導体層４ａは、第１の半導体層２ａ及び第３の半
導体層６ａによって、その積層方向、即ち上下方向に挟
まれている。そしてソース領域８及びドレイン領域１０
によって水平方向に挟まれた第２の半導体層４ａの中央
部における層厚が、第２の半導体層４ａのソース領域８
近傍及びドレイン領域１０近傍における層厚よりも厚く
なっている。

【００２０】このときの第２の半導体層４ａのソース領
域８近傍のＡＡ´線断面及び中央部のＢＢ´線断面にお
ける第２の半導体層４ａのエネルギーバンド図を、それ
ぞれ図２（ｂ）、（ｃ）に示す。ソース領域８近傍にお
いては、第２の半導体層４ａの層厚が十分に薄く、従っ
て第２の半導体層４ａによって形成される量子井戸の幅
が十分に狭いため、図２（ｂ）に示されるように、第２
の半導体層４ａの伝導帯下端Ｅｃの曲りは小さく、第２
の半導体層４ａの全体に渡って電子の２次元サブバンド
Ｅ0 がフェルミ準位Ｅｆの下に形成される。このときの
電子の確率密度分布は第２の半導体層４ａの中央に集中
する。

【００２１】他方、ゲート電極１６下方の中央部におい
ては、第２の半導体層４ａの層厚が相対的に厚く、従っ
て第２の半導体層４ａによって形成される量子井戸の幅
が相対的に広くなっているため、図２（ｃ）に示される
ように、第２の半導体層４ａの伝導帯下端Ｅｃの曲りは
大きくなり、第１の半導体層２ａ側の界面近傍と第３の
半導体層６ａ側の界面近傍との２か所において電子の２
次元サブバンドＥ0 及びＥ1 がフェルミ準位Ｅｆの下に
形成される。

【００２２】従って、電子の確率密度分布はこれら第１
の半導体層２ａ側の界面近傍と第３の半導体層６ａ側の
界面近傍との２か所に別れて局在する。こうして、第２
の半導体層４ａにおける２次元電子からなるチャネル
が、ソース領域８近傍における１つのチャネルから、ゲ
ート電極１６下方の中央部において２分割され、再びド
レイン領域１０近傍における１つのチャネルへと合流す
ることになる。

【００２３】次に、本発明の原理による第２の構造の量
子干渉効果トランジスタを、図３に示す。なお、図１の
量子干渉効果トランジスタと同一の構成要素には同一の
符号を付して説明を省略する。図３（ａ）において、第
２の半導体層４ｂに隣接する第１の半導体層２ｂ及び第
３の半導体層６ｂの中央部に、それぞれ高濃度のｎ+ 型
不純物領域１８、２０が形成されている。そしてこのと
きの第２の半導体層４ｂのソース領域８近傍のＡＡ´線
断面及び中央部のＢＢ´線断面における第２の半導体層
４ｂのエネルギーバンド図を、それぞれ図３（ｂ）、
（ｃ）に示す。

【００２４】ソース領域８近傍においては、第１の半導
体層２ｂ及び第３の半導体層６ｂのｎ型キャリア濃度が
低いため、図３（ｂ）に示されるように、第２の半導体
層４ｂの伝導帯下端Ｅｃの曲りは小さく、第２の半導体
層４ｂの全体に渡って電子の２次元サブバンドＥ0 がフ
ェルミ準位Ｅｆの下に形成される。このときの電子の確
率密度分布は第２の半導体層４ｂの中央に集中する。

【００２５】他方、ゲート電極１６下方の中央部におい
ては、第２の半導体層４ｂを上下に挟むｎ+ 型不純物領
域１８、２０のｎ型キャリア濃度が相対的に高くなって
いるため、図３（ｃ）に示されるように、第２の半導体
層４ｂの伝導帯下端Ｅｃの曲りは大きくなり、第１の半
導体層２ｂ側の界面近傍と第３の半導体層６ｂ側の界面
近傍との２か所において電子の２次元サブバンドＥ0 及
びＥ1 がフェルミ準位Ｅｆの下に形成される。

【００２６】従って、電子の確率密度分布はこれら第１
の半導体層２ｂ側のｎ+ 型領域１８との界面近傍と、第
３の半導体層６ｂ側のｎ+ 型領域２０との界面近傍との
２か所に別れて局在する。こうして、第２の半導体層４
ｂにおける２次元電子からなるチャネルが、ソース領域
８近傍における１つのチャネルから、ゲート電極１６下
方の中央部において２分割され、再びドレイン領域１０
近傍における１つのチャネルへと合流することになる。

【００２７】次に、本発明の原理による第３の構造の量
子干渉効果トランジスタを、図４に示す。なお、図３の
量子干渉効果トランジスタと同一の構成要素には同一の
符号を付して説明を省略する。図４において、ゲート電
極１６下方の第２の半導体層４ｂに隣接する第１の半導
体層２ｂの中央部のみに、高濃度のｎ+型不純物領域１
８が形成されている。そして第３の半導体層６ｂ上に、
ゲート電極１６を挟んでそれぞれソース領域８側及びド
レイン領域１０側にチャネル制御電極２２、２４が設け
られている。

【００２８】このとき、ソース領域８及びドレイン領域
１０近傍においては、チャネルにおける電子の確率密度
分布は、第３の半導体層６ｂ側との界面近傍のみに局在
するが、更にゲート電極１６の両側のチャネル制御電極
２２、２４に所定のバイアスを印加することにより、第
２の半導体層４ｂの伝導帯下端Ｅｃの曲りは小さくな
り、電子の確率密度分布は第２の半導体層４ｂの中央に
集中する。また、ゲート電極１６下方の中央部において
は、第１の半導体層２ｂのｎ+ 型不純物領域１８によ
り、チャネルにおける電子の確率密度分布は、第１の半
導体層２ｂ側の界面近傍と第３の半導体層６ｂ側の界面
近傍との２か所に別れて局在する。従って、上記図３に
示される場合と同様に作用させることができる。

【００２９】次に、本発明の原理による第４の構造の量
子干渉効果トランジスタを、図５に示す。なお、図１の
量子干渉効果トランジスタと同一の構成要素には同一の
符号を付して説明を省略する。図５（ａ）において、第
１の半導体層２ｃ及び第３の半導体層６ｃが第２の半導
体層４ｃを上下に挟んでいる。ここで、第２の半導体層
４ｃの層厚が、上記図２における第２の半導体層４ａの
中央部における層厚程度の厚さを有しているか、又は、
第１の半導体層２ｃ及び第３の半導体層６ｃのｎ型不純
物濃度が、上記図３におけるｎ+ 型不純物領域１８、２
０のｎ型不純物濃度程度の濃度を有している。

【００３０】また、ソース領域８近傍の第２の半導体層
４ｃと第１の半導体層２ｃ及び第３の半導体層６ｃとの
ヘテロ界面には、それぞれ第２の半導体層４ｃの伝導帯
下端と第１の半導体層２ｃの伝導帯下端との不連続が傾
斜をなす変成層２５ｂ及び第２の半導体層４ｃの伝導帯
下端と第３の半導体層６ｃの伝導帯下端との不連続が傾
斜をなす変成層２５ａが設けられている。

【００３１】同様にして、ドレイン領域１０近傍の第２
の半導体層４ｃと第１の半導体層２ｃ及び第３の半導体
層６ｃとのヘテロ界面には、それぞれ第２の半導体層４
ｃの伝導帯下端と第１の半導体層２ｃ及び第３の半導体
層６ｃの伝導帯下端との不連続が傾斜をなす変成層２５
ｄ、２５ｃが設けられている。そしてこのときの変成層
２５ａ、２５ｂが設けられているソース領域８近傍のＡ
Ａ´線断面及び変成層が設けられていない中央部のＢＢ
´線断面における第２の半導体層４ｃのエネルギーバン
ド図を、それぞれ図５（ｂ）、（ｃ）に示す。

【００３２】変成層が設けられていない中央部の第２の
半導体層４ｃと第１の半導体層２ｃ及び第３の半導体層
６ｃとのヘテロ界面においては、伝導帯下端Ｅｃの不連
続が原子層程度の揺らぎの急俊さをもっているが、これ
にに対して、ソース領域８近傍においては、ヘテロ界面
に変成層２５ａ、２５ｂが設けられていることにより、
図５（ｂ）に示されるように、伝導帯下端Ｅｃの不連続
が一定の緩やかさをもって傾斜しているため、ヘテロ界
面近傍における第２の半導体層４ｃの伝導帯下端Ｅｃの
曲りは小さく、第２の半導体層４ｃの全体に渡って電子
の２次元サブバンドＥ0 がフェルミ準位Ｅｆの下に形成
される。このときの電子の確率密度分布は第２の半導体
層４ｃの中央に集中する。

【００３３】他方、ゲート電極１６下方の中央部におい
ては、第２の半導体層４ｃの層厚が上記図２に示す第２
の半導体層４ａの中央部における層厚程度に厚いか、又
は、第２の半導体層４ｃを上下に挟む第１の半導体層２
ｃ及び第３の半導体層６ｃのｎ型不純物濃度が上記図３
に示すｎ+ 型不純物領域１８、２０の不純物濃度程度に
高くなっているため、図５（ｃ）に示されるように、第
２の半導体層４ｃの伝導帯下端Ｅｃの曲りは大きくな
り、第１の半導体層２ｃ側の界面近傍と第３の半導体層
６ｃ側の界面近傍との２か所において電子の２次元サブ
バンドＥ0 及びＥ1 がフェルミ準位Ｅｆの下に形成され
る。

【００３４】従って、電子の確率密度分布はこれら第１
の半導体層２ｃ側の界面近傍と、第３の半導体層６ｃ側
の界面近傍との２か所に別れて局在する。こうして、第
２の半導体層４ｃにおける２次元電子からなるチャネル
が、ソース領域８近傍における１つのチャネルから、ゲ
ート電極１６下方の中央部において２分割され、再びド
レイン領域１０近傍における１つのチャネルへと合流す
ることになる。

【００３５】次に、第２の半導体層の中央部にバリア領
域が相対して設けられている場合を、図６を用いて説明
する。図６（ａ）は、図１に示す量子干渉効果トランジ
スタの第２の半導体層の横断面を示す図である。なお、
図１の量子干渉効果トランジスタと同一の構成要素には
同一の符号を付して説明を省略する。

【００３６】図６（ａ）において、破線で示すゲート電
極１６下方の第２の半導体層４の中央部に、バリア領域
２６、２８が相対して形成されている。そしてこのとき
の第２の半導体層４のバリア領域２６、２８に挟まれた
スリット部３０のＡＡ´線断面におけるエネルギーバン
ド図を図６（ｂ）に示す。バリア領域２６、２８に挟ま
れたスリット部３０はその幅が十分に狭いため、図６
（ｂ）に示されるように、チャネル方向、即ちｘ方向と
垂直なｙ方向に量子井戸が形成され、この量子井戸内に
おける電子の２次元サブバンドＥ0 が形成される。従っ
て、２次元電子が量子化されて一次元のチャネルが形成
されることになる。これにより、干渉効果を更に高める
ことができる。

【００３７】なお、ここでは、図１の量子干渉効果トラ
ンジスタについて説明したが、当然、図１乃至図５の量
子干渉効果トランジスタにも適用することができる。

【００３８】

【作用】即ち、本発明によれば、ソース領域８から第２
の半導体層４を通って流れるドレイン電流が、ゲート電
極１６下方の中央部において２分割され、再び合流して
ドレイン領域１０に達する。そしてゲート電極１６に所
定の電圧を印加することにより、第２の半導体層４の中
央部において２分割されたチャネルを通る電子波を変化
させ、従って２つのチャネルを通過した電子波間に位相
差を生じさせ、電子波の位相差に依存した干渉効果（Ａ
Ｂ効果）を起こさせることができる。

【００３９】このとき、第２の半導体層４の層厚は十分
に薄いため、この第２の半導体層４内で２分割されるチ
ャネルは殆ど真っ直ぐであり、従って電子の非弾性散乱
の影響はもとより、弾性散乱の影響も殆ど受けない弾道
的な電子波の干渉を起こすことができる。また、結晶成
長により、２次元化された電子波のチャネルとなる第２
の半導体層４を形成することができるため、電子波のチ
ャネルに沿った層厚に揺らぎがないようにすることがで
き、従って電子波のモードを容易に単一化することがで
きる。

【００４０】更に、第２の半導体層４の中央部にバリア
領域２６、２８が相対して形成し、これらバリア領域２
６、２８に挟まれたスリット部３０の幅を十分に狭くす
ることにより、このスリット部３０を通過する電子を一
次元に閉じ込めることで一次元チャネルを形成すること
ができる。これにより、干渉効果を更に高めることがで
きる。

【００４１】こうして、電子波の干渉性が極めて高い量
子干渉効果トランジスタを実現することができる。

【００４２】

【実施例】本発明の第１の実施例による量子干渉効果ト
ランジスタの構成及びその製造方法を、図７及び図８を
用いて説明する。図７は本実施例による量子干渉効果ト
ランジスタの平面図、図８はそのＡＡ´線断面図であ
る。

【００４３】半絶縁性ＧａＡｓ基板３２上に、層厚１μ
ｍのノンドープＧａＡｓバッファ層３４及び層厚０．３
μｍのノンドープＡｌＧａＡｓバッファ層３６を介し
て、層厚０．０２μｍ、濃度５Ｅ１７／ｃｍ³のｎ型Ａ
ｌＧａＡｓ層３８が形成されている。また、このｎ型Ａ
ｌＧａＡｓ層３８上には、層厚０．００６μｍのノンド
ープＡｌＧａＡｓ層４０を介して、ノンドープＧａＡｓ
チャネル層４２が形成されている。

【００４４】これらＧａＡｓバッファ層３４、ＡｌＧａ
Ａｓバッファ層３６、ｎ型ＡｌＧａＡｓ層３８、ＡｌＧ
ａＡｓ層４０及びＧａＡｓチャネル層４２は、例えばＭ
ＢＥ（分子線エピタキシー）結晶成長法又はＭＯＣＶＤ
（有機金属気相エピタキシャル）結晶成長法を用いて、
順に成長させる。ＧａＡｓチャネル層４２は、その中央
部のチャネル方向、即ちｘ方向の長さが０．２μｍで層
厚が０．０５μｍであり、中央部以外の層厚は０．０１
μｍである。このように、ＧａＡｓチャネル層４２の中
央部のみがその両側部分よりも厚い膜厚となっている点
に本実施例の特徴がある。

【００４５】このＧａＡｓチャネル層４２のパターニン
グは、層厚０．０５μｍのＧａＡｓチャネル層４２を成
長させた後、ＧａＡｓチャネル層４２の部分的エッチン
グによって行なう。また、ＧａＡｓチャネル層４２上に
は、層厚０．００６μｍのノンドープＡｌＧａＡｓ層４
４を介して、層厚０．１μｍ、濃度５Ｅ１７／ｃｍ³の
ｎ型ＡｌＧａＡｓ層４６が形成され、更にこのｎ型Ａｌ
ＧａＡｓ層４６上には、層厚０．０１μｍ、濃度１Ｅ１
８／ｃｍ³のｎ型ＧａＡｓ層４８が形成されている。

【００４６】これらＡｌＧａＡｓ層４４、ｎ型ＡｌＧａ
Ａｓ層４６及びｎ型ＧａＡｓ層４８も、同様にＭＢＥ結
晶成長法を用いて、順に成長させる。そしてトランジス
タ作製のためにデバイス部分を残して全体をメサ型にエ
ッチングする。また、ＧａＡｓチャネル層４２の両端に
は、それぞれソース領域５０及びドレイン領域５２が形
成され、これらソース領域５０及びドレイン領域５２上
には、それぞれＡｕＧｅ／Ａｕからなるソース電極５４
及びドレイン電極５６が形成されている。

【００４７】これらの製造方法は、まずｎ型ＧａＡｓ層
４８上にソース電極５４及びドレイン電極５６を形成し
た後、合金化法を用いて、例えば温度４５０℃、１分の
条件で熱処理を行ない、ＧａＡｓチャネル層４２に達す
るアロイ領域を形成することにより、ソース領域５０及
びドレイン領域５２を形成する。従って、ＧａＡｓチャ
ネル層４２に発生する２次元電子が、これらソース領域
５０及びドレイン領域５２を介してソース電極５４及び
ドレイン電極５６にコンタクトされる。

【００４８】また、ＧａＡｓチャネル層４２の中央部に
は、幅０．２μｍのバリア領域５８、６０が間隔０．０
５μｍをおいて相対して設けられている。従って、バリ
ア領域５８、６０に挟まれたスリット部６２のチャネル
方向の長さ及び幅はそれぞれ０．２μｍ及び０．０５μ
ｍとなる。これらのバリア領域５８、６０は、Ｇａの集
束イオンビーム注入法を用いて、加速電圧１００ｋｅ
Ｖ、ドーズ量１Ｅ１４／ｃｍ²の条件でＧａＡｓチャネ
ル層４２にライン状に注入して形成する。なお、このと
き、ｎ型ＧａＡｓ層４８の上方から、ｎ型ＧａＡｓ層４
８、ｎ型ＡｌＧａＡｓ層４６及びＡｌＧａＡｓ層４４の
各層を通して注入することにより、これらのバリア領域
５８、６０を形成してもよい。

【００４９】更に、ＧａＡｓチャネル層４２の中央部上
方のｎ型ＧａＡｓ層４８上に、Ａｌからなるゲート電極
６４が形成されている。第１の実施例によれば、ＭＢＥ
結晶成長の途中でＧａＡｓチャネル層４２のエッチング
を行なわなければならないが、成長中断時の結晶表面は
ＧａＡｓであり、このＧａＡｓ層の表面はＡｌＧａＡｓ
層に比べて酸化され難く、また炭素による吸着汚染も少
ないため、電子トラップや散乱中心が電子波のチャネル
に形成されることが防止される。

【００５０】次に、本発明の第２の実施例による量子干
渉効果トランジスタの構成及びその製造方法を、図９を
用いて説明する。図９は本実施例による量子干渉効果ト
ランジスタの断面図である。なお、図８の量子干渉効果
トランジスタと同一の構成要素には同一の符号を付して
その説明を省略する。

【００５１】半絶縁性ＧａＡｓ基板３２上に、ＧａＡｓ
バッファ層３４及び層厚０．６μｍのノンドープＡｌＧ
ａＡｓバッファ層３６ａを介して、層厚０．０２μｍ、
濃度５Ｅ１６／ｃｍ³のｎ型ＡｌＧａＡｓ層３８ａが形
成されている。これらＧａＡｓバッファ層３４、ＡｌＧ
ａＡｓバッファ層３６ａ及びｎ型ＡｌＧａＡｓ層３８ａ
は、例えばＭＢＥ結晶成長法又はＭＯＣＶＤ結晶成長法
を用いて、順に成長させる。

【００５２】そしてｎ型ＡｌＧａＡｓ層３８ａの中央部
に、高濃度のｎ+ 型不純物領域６６が設けられている点
に本実施例の特徴がある。このｎ+ 型不純物領域６６
は、試料を超高真空中で集束イオンビーム注入機に移動
し、Ｓｉ集束イオンビームを用いて０．２μｍ幅でライ
ン状に注入することにより形成する。このときの注入条
件は、加速電圧１０〜４０ｋｅＶ、ドーズ量１Ｅ１２／
ｃｍ²である。

【００５３】また、ｎ型ＡｌＧａＡｓ層３８ａ及びｎ+
型不純物領域６６上には、層厚０．０１μｍのノンドー
プＡｌＧａＡｓ層４０ａを介して、層厚０．０４μｍの
ノンドープＧａＡｓチャネル層４２ａが形成され、更に
このＧａＡｓチャネル層４２ａ上には、層厚０．０１μ
ｍのノンドープＡｌＧａＡｓ層４４ａ、層厚０．０７μ
ｍ、濃度５Ｅ１７／ｃｍ³のｎ型ＡｌＧａＡｓ層４６ａ
及び層厚０．０１μｍ、濃度１Ｅ１８／ｃｍ³のｎ型Ｇ
ａＡｓ層４８ａが形成されている。

【００５４】これらのＡｌＧａＡｓ層４０ａ、ＧａＡｓ
チャネル層４２ａ、ＡｌＧａＡｓ層４４ａ、ｎ型ＡｌＧ
ａＡｓ層４６ａ及びｎ型ＧａＡｓ層４８ａは、イオン注
入の後、再び試料を成長室に戻し、再びＭＢＥ結晶成長
法を用いて、順に成長させる。そして全体をメサ型にエ
ッチングする。また、ＧａＡｓチャネル層４２ａの両端
に形成されたソース領域５０及びドレイン領域５２上
に、それぞれソース電極５４及びドレイン電極５６が形
成されているのは、上記図８と同様である。そして図示
はしないが、ＧａＡｓチャネル層４２ａの中央部にバリ
ア領域が相対して設けられ、これらのバリア領域に挟ま
れたスリット部が形成されていることも、上記図７と同
様である。

【００５５】更に、ＧａＡｓチャネル層４２ａの中央部
上方のｎ型ＧａＡｓ層４８ａ上に、ゲート電極６４のみ
ならず、このゲート電極６４を挟んでそれぞれソース電
極５４側及びドレイン電極５６側にＡｌからなるチャネ
ル制御電極６８、７０が形成されていることにも、本実
施例の特徴がある。第２の実施例によれば、ＧａＡｓチ
ャネル層４２ａを結晶成長法を用いて形成することによ
り、電子波のチャネルに沿った層厚に揺らぎがないよう
にすることができるため、電子波のモードを容易に単一
化することができる。

【００５６】なお、第２の実施例においては、ｎ型Ａｌ
ＧａＡｓ層３８ａの中央部にｎ+ 型不純物領域６６を設
け、且つゲート電極６４の両側にチャネル制御電極６
８、７０を設けているが、この組合わせの代わりに、ｎ
型ＡｌＧａＡｓ層３８ａの中央部にｎ+ 型不純物領域６
６を設け、且つ同様のｎ+ 型高濃度領域をｎ型ＡｌＧａ
Ａｓ層４６ａの中央部にｎ+ 型不純物領域６６に相対さ
せて設けてもよい。このとき、ｎ型ＡｌＧａＡｓ層４６
ａの電子濃度は、ｎ型ＡｌＧａＡｓ層３８ａと同様に５
Ｅ１６／ｃｍ³とする。この場合も、上記作用の欄で既
に述べたように、同様の作用及び効果を奏することがで
きる。

【００５７】次に、本発明の第３の実施例による量子干
渉効果トランジスタの構成を、図１０を用いて説明す
る。図１０は本実施例による量子干渉効果トランジスタ
の断面図である。なお、図８又は図９の量子干渉効果ト
ランジスタと同一の構成要素には同一の符号を付してそ
の説明を省略する。

【００５８】半絶縁性ＧａＡｓ基板３２上に、ＧａＡｓ
バッファ層３４及び層厚０．３μｍのノンドープＡｌＧ
ａＡｓバッファ層３６ｂを介して、層厚０．０３μｍ、
濃度１Ｅ１８／ｃｍ³のｎ型ＡｌＧａＡｓ層３８ｂが形
成されている。また、ｎ型ＡｌＧａＡｓ層３８ｂ上に
は、層厚０．０２μｍのノンドープＡｌＧａＡｓ層４０
ｂを介して、層厚０．０４μｍのノンドープＧａＡｓチ
ャネル層４２ｂが形成され、更にこのＧａＡｓチャネル
層４２ｂ上には、層厚０．０２μｍのノンドープＡｌＧ
ａＡｓ層４４ｂ、層厚０．０７μｍ、濃度１Ｅ１８／ｃ
ｍ ³のｎ型ＡｌＧａＡｓ層４６ｂ及び層厚０．０１μ
ｍ、濃度１Ｅ１８／ｃｍ³のｎ型ＧａＡｓ層４８ｂが形
成されている。

【００５９】また、ＧａＡｓチャネル層４２ｂの両端
に、ソース領域５０及びドレイン領域５２が形成されて
いる。そしてソース領域５０近傍のＧａＡｓチャネル層
４２ｂと、これを上下に挟むＡｌＧａＡｓ層４４ｂ、４
０ｂとのヘテロ界面に、ＧａＡｓチャネル層４２ｂの伝
導帯下端とＡｌＧａＡｓ層４４ｂ、４０ｂの伝導帯下端
との不連続が傾斜している厚さ５〜７ｎｍの変成層７２
ａ、７２ｂがそれぞれ形成されている。

【００６０】同様に、ドレイン領域５２近傍のＧａＡｓ
チャネル層４２ｂとＡｌＧａＡｓ層４４ｂ、４０ｂとの
ヘテロ界面にも、厚さ５〜７ｎｍの変成層７２ｃ、７２
ｄがそれぞれ形成されている。即ち、本実施例は、これ
らの変成層７２ａ、７２ｂ、７２ｃ、７２ｄが設けられ
ている点に特徴がある。また、ソース領域５０及びドレ
イン領域５２上に、それぞれソース電極５４及びドレイ
ン電極５６が形成されているのは、上記図８と同様であ
る。そして図示はしないが、ＧａＡｓチャネル層４２ｂ
の中央部にバリア領域が相対して設けられ、これらのバ
リア領域に挟まれたスリット部が形成されていること
も、上記図７と同様である。

【００６１】更に、変成層が設けられていないＧａＡｓ
チャネル層４２ｂの中央部上方のｎ型ＧａＡｓ層４８ｂ
上に、ゲート電極６４が形成されている。次に、図１０
に示す量子干渉効果トランジスタの製造方法を、図１１
及び図１２を用いて説明する。半絶縁性ＧａＡｓ基板３
２上に、例えばＭＢＥ結晶成長法又はＭＯＣＶＤ結晶成
長法を用いて、層厚１μｍのＧａＡｓバッファ層３４、
層厚０．３μｍのノンドープＡｌＧａＡｓバッファ層３
６ｂ、層厚０．０３μｍ、濃度１Ｅ１８／ｃｍ ³のｎ型
ＡｌＧａＡｓ層３８ｂ、層厚０．０２μｍのノンドープ
ＡｌＧａＡｓ層４０ｂ、層厚０．０４μｍのノンドープ
ＧａＡｓチャネル層４２ｂ、層厚０．０２μｍのノンド
ープＡｌＧａＡｓ層４４ｂ、層厚０．０７μｍ、濃度１
Ｅ１８／ｃｍ³のｎ型ＡｌＧａＡｓ層４６ｂ及び層厚
０．０１μｍ、濃度１Ｅ１８／ｃｍ ³のｎ型ＧａＡｓ層
４８ｂを、順に成長させる。続いて、全体をメサ型にエ
ッチングする（図１１（ａ）参照）。

【００６２】次いで、全面に、Ｇａを捕獲しやすい性質
をもつ膜厚０．２μｍのＳｉＯ₂膜７４を堆積した後、
このＳｉＯ₂膜７４を選択的に除去して、ゲート電極形
成予定領域に幅０．５〜１μｍの開口部７６を形成する
（図１１（ｂ）参照）。次いで、全面に、熱処理の際の
Ｇａ及びＡｓの抜けを防止するための保護膜としてのＡ
ｌＮ膜７８を堆積した後、温度９００℃、２５６秒の条
件で熱処理を行なう。

【００６３】そしてこの熱処理によって、ＳｉＯ₂膜７
４は、下地のｎ型ＧａＡｓ層４８ｂに歪みを与えつつＧ
ａを捕獲して、ＳｉＯ₂膜７４下方のＧａＡｓチャネル
層４２ｂ中にＧａの空孔（Vacancy ）を発生させる。こ
れにより、ｎ型ＧａＡｓ層４８ｂ上にＡｌＮ膜７８が直
接に形成されている領域を除き、ＳｉＯ₂膜７４が直接
に形成されている領域下方において、ＧａＡｓチャネル
層４２ｂとこれを上下に挟むＡｌＧａＡｓ層４４ｂ、４
０ｂとのヘテロ界面に、構成原子であるＧａとＡｌの熱
的な相互拡散が生じる。

【００６４】このＧａとＡｌの相互拡散により、ＧａＡ
ｓチャネル層４２ｂとＡｌＧａＡｓ層４４ｂ、４０ｂと
のヘテロ界面において、Ｇａ及びＡｌの組成比が変化し
て、ＧａＡｓチャネル層４２ｂの伝導帯下端とＡｌＧａ
Ａｓ層４４ｂの伝導帯下端との不連続が傾斜している厚
さ５〜７ｎｍの変成層７２ａ、７２ｃ及びＧａＡｓチャ
ネル層４２ｂの伝導帯下端とＡｌＧａＡｓ層４０ｂの伝
導帯下端との不連続が傾斜している厚さ５〜７ｎｍの変
成層７２ｂ、７２ｄがそれぞれ形成される（図１２
（ａ）参照）。

【００６５】次いで、ＡｌＮ膜７８を除去した後、Ｓｉ
Ｏ₂膜７４を選択的に除去して、変成層７２ａ、７２
ｂ、７２ｃ、７２ｄを形成したＧａＡｓチャネル層４２
ｂ上方のソース電極及びドレイン電極の形成予定領域を
開口する。続いて、これら開口したソース電極及びドレ
イン電極の形成予定領域のｎ型ＧａＡｓ層４８ｂ上に、
上記第１及び第２の実施例の場合と同様にして、それぞ
れＡｕＧｅ／Ａｕからなるソース電極５４及びドレイン
電極５６を形成した後、合金化法を用いて、ＧａＡｓチ
ャネル層４２に達するアロイ領域を形成することによ
り、ソース領域５０及びドレイン領域５２を形成する。

【００６６】これにより、ソース領域５０近傍及びドレ
イン領域５２近傍のＧａＡｓチャネル層４２ｂに変成層
７２ａ、７２ｂ及び変成層７２ｃ、７２ｄがそれぞれ設
けられることになる。そして図示はしないが、ＧａＡｓ
チャネル層４２ｂの中央部にバリア領域が相対して設け
られ、これらのバリア領域に挟まれたスリット部が形成
されていることも、上記図７と同様である。

【００６７】更に、変成層が設けられていないＧａＡｓ
チャネル層４２ｂの中央部上方のゲート電極形成予定領
域のｎ型ＧａＡｓ層４８ｂ上に、ゲート電極６４を形成
する（図１２（ｂ）参照）。なお、第３の実施例におい
ては、ＧａＡｓチャネル層４２ｂの層厚を０．０４μｍ
と十分に厚くすることと、このＧａＡｓチャネル層４２
ｂを上下に挟むｎ型ＡｌＧａＡｓ層４６ｂ、３８ｂの不
純物濃度を濃度１Ｅ１８／ｃｍ³と十分に高くすること
とを組み合わせて、ＧａＡｓチャネル層４２ｂに形成さ
れた２次元電子からなるチャネルがｎ型ＡｌＧａＡｓ層
４６ｂとの界面とｎ型ＡｌＧａＡｓ層３８ｂとの界面と
に２分割されるようにしているが、上記第１又は第２の
実施例の場合と同様に、いずれか一方のみを採用しても
よい。

【００６８】また、その製造方法において、熱処理によ
り下地のｎ型ＧａＡｓ層４８ｂに歪みを与えつつＧａを
捕獲する膜として、ＳｉＯ₂膜７４を用いているが、こ
れに限らず、例えばＳｉＯ_XＮ_1-X膜やＳｉＮ_X膜等を
用いてもよい。また、Ｇａの抜けを防止するための保護
膜として、ＡｌＮ膜７８を用いているが、これに限ら
ず、ｎ型ＧａＡｓ層４８ｂと熱膨張係数がほぼ同じでＧ
ａ及びＡｓの抜けを防止するものであれば、例えばＳｉ
Ｏ_YＮ_1-Y膜やＳｉＮ_Y膜等を用いてもよい。

【００６９】

【発明の効果】以上のように本発明によれば、チャネル
層としての第２の半導体層がこの第２の半導体層よりも
電子親和力が小さいｎ型の第１及び第３の半導体層によ
って積層方向に挟まれ、第２の半導体層の両端にソース
領域及びドレイン領域が設けられ、これらソース領域及
びドレイン領域に挟まれた第２の半導体層の中央部上方
にゲート電極が設けられている半導体装置において、第
２の半導体層の中央部では、第２の半導体層の層厚が一
定の層厚より厚くなっているか、又は第２の半導体層に
隣接する第１又は第３の半導体層の少なくとも一方に高
濃度のｎ+ 型不純物領域が設けられているか或いは第１
の半導体層又は第３の半導体層事態が高濃度であること
により、第２の半導体層に形成された２次元電子からな
るチャネルが第１の半導体層との界面と第３の半導体層
との界面とに２分割されると共に、第２の半導体層のソ
ース領域近傍及びドレイン領域近傍では、第２の半導体
層の層厚が一定の層厚より薄くなっているか、第２の半
導体層に隣接する第１又は第３の半導体層に高濃度のｎ
+ 型不純物領域が設けられていないか、又は第２の半導
体層と第１及び第３の半導体層とのヘテロ界面に変成層
が設けられていることにより、第２の半導体層に形成さ
れた２次元電子からなるチャネルが１つのチャネルをな
し、且つこの２つに別れたチャネルはほとんど真っ直ぐ
であるため、電子の非弾性散乱のみならず弾性散乱も殆
ど起こすことなく、弾動的な電子波の干渉を生じること
ができる。

【００７０】また、チャネル層としての第２の半導体層
を結晶成長法を用いて形成することにより、電子波のチ
ャネルに沿った層厚に揺らぎがないようにすることがで
きるため、電子波のモードを容易に単一化することがで
きる。更に、第２の半導体層の中央部にバリア領域が相
対して形成することにより、その間のスリット部の幅を
十分に狭くすることができるため、このスリット部を通
過する電子を一次元に閉じ込めて一次元チャネルを形成
することができる。

【００７１】これにより、更に干渉効果を高めることが
でき、従って超高密度化及び超高速化を可能にする極め
て電子波の干渉性の高い量子干渉効果トランジスタを実
現することができる。

【図面の簡単な説明】

【図１】本発明の原理を説明するための量子干渉効果ト
ランジスタを示す断面図である。

【図２】本発明の原理による第１の構造の量子干渉効果
トランジスタを示す断面図である。

【図３】本発明の原理による第２の構造の量子干渉効果
トランジスタを示す断面図である。

【図４】本発明の原理による第３の構造の量子干渉効果
トランジスタを示す断面図である。

【図５】本発明の原理による第４の構造の量子干渉効果
トランジスタを示す断面図である。

【図６】図２乃至図５におけるチャネル層にバリア層を
設けた量子干渉効果トランジスタを示す平面図である。

【図７】本発明の第１の実施例による量子干渉効果トラ
ンジスタを示す平面図である。

【図８】本発明の第１の実施例による量子干渉効果トラ
ンジスタを示す断面図である。

【図９】本発明の第２の実施例による量子干渉効果トラ
ンジスタを示す断面図である。

【図１０】本発明の第３の実施例による量子干渉効果ト
ランジスタを示す断面図である。

【図１１】図１０に示す量子干渉効果トランジスタの製
造方法を説明するための工程図（その１）である。

【図１２】図１０に示す量子干渉効果トランジスタの製
造方法を説明するための工程図（その２）である。

【図１３】従来の量子干渉効果トランジスタを示す斜視
図である。

【図１４】従来の量子干渉効果トランジスタを示す断面
図である。

【図１５】従来の量子干渉効果トランジスタを示す断面
図である。

【符号の説明】

２、２ａ、２ｂ、２ｃ…第１の半導体層４、４ａ、４ｂ、４ｃ…第２の半導体層６、６ａ、６ｂ、６ｃ…第３の半導体層８、５０…ソース領域１０、５２…ドレイン領域１２、５２、９２、１１４、１３４…ソース電極１４、５４、９４、１１６、１３６…ドレイン電極１６、６４、９０、１１８、１３２…ゲート電極１８、２０、６６…ｎ+ 型不純物領域２２、２４、６８、７０…チャネル制御電極２６、２８、５８、６０…バリア領域３０、６２…スリット部３２、９６…半絶縁性ＧａＡｓ基板３４、９８…ＧａＡｓバッファ層３６、３６ａ、３６ｂ…ＡｌＧａＡｓバッファ層３８、３８ａ、３８ｂ、１２４、１２６…ｎ型ＡｌＧａ
Ａｓ層４０、４０ａ、４０ｂ、１００、１０２…ＡｌＧａＡｓ
層４２、４２ａ、４２ｂ、８４、１０４、１０６、１２８
…ＧａＡｓチャネル層４４、４４ａ、４４ｂ…ＡｌＧａＡｓ層４６、４６ａ、４６ｂ…ｎ型ＡｌＧａＡｓ層４８、４８ａ、４８ｂ…ｎ型ＧａＡｓ層７２ａ、７２ｂ、７２ｃ、７２ｄ…変成層７４…ＳｉＯ₂膜７６…開口部７８…ＡｌＮ膜８２、１２２…バッファ層８６…ｎ型ＡｌＧａＡｓ電子供給層８８…２次元電子１０８、１３０…ＡｌＧａＡｓチャネル分離帯層１１０、１１２…ｎ+ 型アロイ・コンタクト領域１２０…半導体基板

Claims

【特許請求の範囲】

【請求項１】ｎ型の第１の半導体層と、前記第１の半
導体層上に設けられ、前記第１の半導体層よりも電子親
和力が大きい第２の半導体層と、前記第２の半導体層上
に設けられ、前記第２の半導体層よりも電子親和力が小
さいｎ型の第３の半導体層と、前記第１、第２及び第３
の半導体層の一方の端に設けられたソース領域と、前記
第１、第２及び第３の半導体層の他方の端に設けられた
ドレイン領域と、前記ソース領域及び前記ドレイン領域
に挟まれた前記第２の半導体層の中央部上方の前記第３
の半導体層上に設けられたゲート電極とを有し、前記第
２の半導体層に形成された２次元電子からなるチャネル
が、前記第２の半導体層の前記ソース領域近傍及び前記
ドレイン領域近傍において、１つのチャネルをなし、前
記第２の半導体層の中央部において、前記第１の半導体
層との界面近傍の第１のチャネルと前記第３の半導体層
との界面近傍の第２のチャネルとに２分割されることを
特徴とする半導体装置。
【請求項２】請求項１記載の半導体装置において、前
記ソース領域及び前記ドレイン領域に挟まれた前記第２
の半導体層の中央部における層厚が、前記第２の半導体
層の前記ソース領域近傍及び前記ドレイン領域近傍にお
ける層厚より厚くなっており、前記第２の半導体層に形
成された２次元電子からなるチャネルが、相対的に層厚
が薄い前記ソース領域近傍及び前記ドレイン領域近傍に
おいて、１つのチャネルをなし、相対的に層厚が厚い中
央部において、量子井戸の幅が相対的に広くなって伝導
帯下端の曲りが大きくなることにより、電子の確率密度
分布が前記第１の半導体層側の界面近傍と前記第３の半
導体層側の界面近傍とに局在して前記第１のチャネルと
前記第２のチャネルとに２分割されることを特徴とする
半導体装置。
【請求項３】請求項１記載の半導体装置において、前
記第２の半導体層に隣接する前記第１又は第３の半導体
層の少なくとも一方の中央部に、ｎ型の高濃度不純物領
域が設けられ、前記第２の半導体層に形成された２次元
電子からなるチャネルが、前記ｎ型の高濃度不純物領域
が共に設けられていない前記第１及び第３の半導体層に
挟まれた前記ソース領域近傍及び前記ドレイン領域近傍
において、１つのチャネルをなし、前記ｎ型の高濃度不
純物領域が少なくとも一方に設けられている前記第１及
び第３の半導体層に挟まれた中央部において、伝導帯下
端の曲りが大きくなることにより、電子の確率密度分布
が前記第１の半導体層側の界面近傍と前記第３の半導体
層側の界面近傍とに局在して前記第１のチャネルと前記
第２のチャネルとに２分割されることを特徴とする半導
体装置。
【請求項４】請求項１記載の半導体装置において、前
記第２の半導体層の中央部に隣接する前記第１の半導体
層にｎ型の高濃度不純物領域が設けられ、且つ前記ゲー
ト電極を挟んで前記ソース領域側及び前記ドレイン領域
側にそれぞれチャネル制御電極が設けられていることを
特徴とする半導体装置。
【請求項５】請求項１記載の半導体装置において、前
記第２の半導体層の層厚が、電子の確率密度分布を前記
第１の半導体層側の界面近傍と前記第３の半導体層側の
界面近傍とに局在させて前記第１のチャネルと前記第２
のチャネルとに２分割する程度に厚い層厚であり、前記
ソース領域近傍及び前記ドレイン領域近傍の前記第２の
半導体層と前記第１及び第３の半導体層とのヘテロ界面
に、前記第２の半導体層と前記第１の半導体層との伝導
帯下端の不連続が傾斜をなす第１の変成層及び前記第２
の半導体層と前記第３の半導体層との伝導帯下端の不連
続が傾斜をなす第２の変成層がそれぞれ設けられている
ことを特徴とする半導体装置。
【請求項６】請求項１又は５記載の半導体装置におい
て、前記第２の半導体層を挟む前記第１及び第３の半導
体層の不純物濃度が、電子の確率密度分布を前記第１の
半導体層側の界面近傍と前記第３の半導体層側の界面近
傍とに局在させて前記第１のチャネルと前記第２のチャ
ネルとに２分割する程度に高い濃度であり、前記ソース
領域近傍及び前記ドレイン領域近傍の前記第２の半導体
層と前記第１及び第３の半導体層とのヘテロ界面に、前
記第２の半導体層と前記第１の半導体層との伝導帯下端
の不連続が傾斜をなす第１の変成層及び前記第２の半導
体層と前記第３の半導体層との伝導帯下端の不連続が傾
斜をなす第２の変成層がそれぞれ設けられていることを
特徴とする半導体装置。
【請求項７】請求項１乃至６のいずれかに記載の半導
体装置において、前記第２の半導体層と前記第１又は第
３の半導体層との間の少なくとも一方に、前記第２の半
導体層よりも電子親和力が小さいノンドープの第４の半
導体層が設けられていることを特徴とする半導体装置。
【請求項８】請求項１乃至７のいずれかに記載の半導
体装置において、前記第２の半導体層の中央部にバリア
領域が相対して前記第２の半導体層と平行に設けられ、
２次元電子のチャネル方向に垂直な方向の運動エネルギ
ーが量子化される程度の幅を有するスリット部が前記バ
リア領域に挟まれて形成されていることを特徴とする半
導体装置。
【請求項９】ＧａＡｓ基板上に、第１のｎ型ＡｌＧａ
Ａｓ層を形成する工程と、前記第１のｎ型ＡｌＧａＡｓ
層上に、前記ＡｌＧａＡｓ層よりも電子親和力が大きい
ＧａＡｓチャネル層を形成する工程と、前記ＧａＡｓチ
ャネル層の選択的エッチングにより、ソース形成予定領
域及びドレイン形成予定領域に挟まれた前記ＧａＡｓチ
ャネル層の中央部における層厚を、前記ソース形成予定
領域近傍及び前記ドレイン形成予定領域近傍における前
記ＧａＡｓチャネル層の層厚よりも厚くする工程と、前
記ＧａＡｓチャネル層上に、第２のｎ型ＡｌＧａＡｓ層
を形成する工程と、前記第２のｎ型ＡｌＧａＡｓ層上
に、金属からなるソース電極及びドレイン電極を形成し
た後、合金化法により、前記ＧａＡｓチャネル層に達す
るソース領域及びドレイン領域を形成する工程と、前記
ＧａＡｓチャネル層の中央部上方の前記第２のｎ型Ａｌ
ＧａＡｓ層上に、ゲート電極を形成する工程とを有する
ことを特徴とする半導体装置の製造方法。
【請求項１０】ＧａＡｓ基板上に、第１のｎ型ＡｌＧ
ａＡｓ層を形成する工程と、集束イオンビーム注入法に
より、前記第１のｎ型ＡｌＧａＡｓ層の所定の場所にＳ
ｉを注入して、第１のｎ型高濃度不純物領域を形成する
工程と、前記第１のｎ型ＡｌＧａＡｓ層上に、前記Ａｌ
ＧａＡｓ層よりも電子親和力が大きいＧａＡｓチャネル
層を形成する工程と、前記ＧａＡｓチャネル層上に、第
２のｎ型ＡｌＧａＡｓ層を形成する工程と、集束イオン
ビーム注入法により、前記第１のｎ型高濃度不純物領域
上方の前記第２のｎ型ＡｌＧａＡｓ層にＳｉを注入し
て、第２のｎ型高濃度不純物領域を形成する工程と、前
記第２のｎ型ＡｌＧａＡｓ層上に、金属からなるソース
電極及びドレイン電極を形成した後、合金化法により、
前記ＧａＡｓチャネル層に達するソース領域及びドレイ
ン領域を形成する工程と、前記第２のｎ型高濃度不純物
領域上方の前記第２のｎ型ＡｌＧａＡｓ層上に、ゲート
電極を形成する工程とを有することを特徴とする半導体
装置の製造方法。
【請求項１１】ＧａＡｓ基板上に、第１のｎ型ＡｌＧ
ａＡｓ層を形成する工程と、集束イオンビーム注入法に
より、前記第１のｎ型ＡｌＧａＡｓ層の所定の場所にＳ
ｉを注入して、第１のｎ型高濃度不純物領域を形成する
工程と、前記第１のｎ型ＡｌＧａＡｓ層上に、前記Ａｌ
ＧａＡｓ層よりも電子親和力が大きいＧａＡｓチャネル
層を形成する工程と、前記ＧａＡｓチャネル層上に、第
２のｎ型ＡｌＧａＡｓ層を形成する工程と、前記第２の
ｎ型ＡｌＧａＡｓ層上に、金属からなるソース電極及び
ドレイン電極を形成した後、合金化法により、前記Ｇａ
Ａｓチャネル層に達するソース領域及びドレイン領域を
形成する工程と、前記第１のｎ型高濃度不純物領域上方
の前記第２のｎ型ＡｌＧａＡｓ層上に、ゲート電極を形
成すると共に、前記ゲート電極を挟んで前記ソース領域
側及び前記ドレイン領域側の前記第２のｎ型ＡｌＧａＡ
ｓ層上にそれぞれチャネル制御電極を形成する工程とを
有することを特徴とする半導体装置の製造方法。
【請求項１２】ＧａＡｓ基板上に、第１のｎ型ＡｌＧ
ａＡｓ層を形成する工程と、前記第１のｎ型ＡｌＧａＡ
ｓ層上に、前記ＡｌＧａＡｓ層よりも電子親和力が大き
いＧａＡｓチャネル層を形成する工程と、前記ＧａＡｓ
チャネル層上に、第２のｎ型ＡｌＧａＡｓ層を形成する
工程と、前記第２のｎ型ＡｌＧａＡｓ層上に、Ｇａを捕
獲する材料からなる誘電体膜を形成した後、前記誘電体
膜を選択的に除去してゲート電極形成予定領域に開口部
を形成する工程と、前記開口部の前記第２のｎ型ＡｌＧ
ａＡｓ層上に、Ｇａ及びＡｓの解離を防止する保護膜を
形成する工程と、熱処理により、前記誘電体膜下方の前
記ＧａＡｓチャネル層と前記第１及び第２のｎ型ＡｌＧ
ａＡｓ層とのヘテロ界面に、前記ＧａＡｓチャネル層と
前記第１のｎ型ＡｌＧａＡｓ層との伝導帯下端の不連続
が傾斜をなす第１の変成層及び前記ＧａＡｓチャネル層
と前記第２のｎ型ＡｌＧａＡｓ層との伝導帯下端の不連
続が傾斜をなす第２の変成層をそれぞれ形成する工程
と、前記保護膜及び前記誘電体膜を除去し、前記変成層
上方の前記第２のｎ型ＡｌＧａＡｓ層上に、金属からな
るソース電極及びドレイン電極を形成した後、合金化法
により、前記ＧａＡｓチャネル層に達するソース領域及
びドレイン領域を形成する工程と、前記ソース電極と前
記ドレイン電極との間の前記第２のｎ型ＡｌＧａＡｓ層
上に、ゲート電極を形成する工程とを有することを特徴
とする半導体装置の製造方法。
【請求項１３】請求項９乃至１２のいずれかに記載の
半導体装置の製造方法において、前記ゲート電極を形成
する工程の前に、集束イオンビーム注入法により、Ｇａ
を注入して、前記ＧａＡｓチャネル層の中央部にバリア
領域を相対して形成し、前記バリア領域に挟まれたスリ
ット部を通過する電子の運動がチャネル方向と垂直な方
向に量子化されるようにする工程を有することを特徴と
する半導体装置の製造方法。