JPH0818033A - 負性微分抵抗ｆｅｔ - Google Patents
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- JPH0818033A JPH0818033A JP6144285A JP14428594A JPH0818033A JP H0818033 A JPH0818033 A JP H0818033A JP 6144285 A JP6144285 A JP 6144285A JP 14428594 A JP14428594 A JP 14428594A JP H0818033 A JPH0818033 A JP H0818033A
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
- H10D62/13—Semiconductor regions connected to electrodes carrying current to be rectified, amplified or switched, e.g. source or drain regions
- H10D62/149—Source or drain regions of field-effect devices
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- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】
【目的】負性微分抵抗ＦＥＴに於て、チャネル中の電子
移動度を向上し、一層の高速動作を可能にすること。 【構成】バッファ層（２）、チャネル層（３）、電子供
給層（４）、ゲート電極（５）及びゲート電極を挟んで
第１，第２のキャップ層６−１，６−２を具備する選択
ドープＦＥＴの第２のキャップ層６−２に電子のサブバ
ンドが生成される量子井戸構造９を積層する。キャップ
層に於ける不純物濃度を１×１０18／ｃｍ3 以上とする
ことにより、キャップ層とチャネル間の接触抵抗率を１
０-7Ωｃｍ2 台にまで低減でき、アロイ領域を設けずに
オーム性接触を実現できる。
移動度を向上し、一層の高速動作を可能にすること。 【構成】バッファ層（２）、チャネル層（３）、電子供
給層（４）、ゲート電極（５）及びゲート電極を挟んで
第１，第２のキャップ層６−１，６−２を具備する選択
ドープＦＥＴの第２のキャップ層６−２に電子のサブバ
ンドが生成される量子井戸構造９を積層する。キャップ
層に於ける不純物濃度を１×１０18／ｃｍ3 以上とする
ことにより、キャップ層とチャネル間の接触抵抗率を１
０-7Ωｃｍ2 台にまで低減でき、アロイ領域を設けずに
オーム性接触を実現できる。
Description
【０００１】
【産業上の利用分野】本発明は電界効果トランジスタ
（以下ＦＥＴと記す）に関し、とくに共鳴トンネル効果
に基づく負性微分抵抗（ネガティブ・ディファレンシャ
ル・レジスタンス（Ｎｅｇａｔｉｖｅ Ｄｉｆｆｅｒｅ
ｎｔｉａｌ Ｒｅｓｉｓｔａｎｃｅ）、以下ＮＤＲと記
す）を利用したＦＥＴ（負性微分抵抗ＦＥＴ）に関わ
る。
（以下ＦＥＴと記す）に関し、とくに共鳴トンネル効果
に基づく負性微分抵抗（ネガティブ・ディファレンシャ
ル・レジスタンス（Ｎｅｇａｔｉｖｅ Ｄｉｆｆｅｒｅ
ｎｔｉａｌ Ｒｅｓｉｓｔａｎｃｅ）、以下ＮＤＲと記
す）を利用したＦＥＴ（負性微分抵抗ＦＥＴ）に関わ
る。
【０００２】
【従来の技術】図７は従来の負性微分抵抗ＦＥＴの主要
部を示す断面図である。このようなＦＥＴは、例えば、
ボンネフォイ（Ａ．Ｒ．Ｂｏｎｎｅｆｏｉ）らによって
アイイーイーイー・エレクトロン・デバイス・レターズ
（ＩＥＥＥ ＥｌｅｃｔｒｏｎＤｅｖｉｃｅ Ｌｅｔｔ
ｅｒｓ）誌、第ＥＤＬ−６巻、第６３６頁、１９８５年
に報告されている。
部を示す断面図である。このようなＦＥＴは、例えば、
ボンネフォイ（Ａ．Ｒ．Ｂｏｎｎｅｆｏｉ）らによって
アイイーイーイー・エレクトロン・デバイス・レターズ
（ＩＥＥＥ ＥｌｅｃｔｒｏｎＤｅｖｉｃｅ Ｌｅｔｔ
ｅｒｓ）誌、第ＥＤＬ−６巻、第６３６頁、１９８５年
に報告されている。
【０００３】図に於て、２０１は半絶縁性ＧａＡｓ基
板、２０３はチャネル層を構成するＮ型ＧａＡｓ層、２
０８はＧａＡｓ／Ａｌu Ｇａ1-u Ａｓ／ＧａＡｓ／Ａｌ
u Ｇａ1-u Ａｓ／ＧａＡｓの二重障壁を有する量子井戸
構造、２０９はコンタクト層を構成するＮ型ＧａＡｓ層
である。Ｎ型ＧａＡｓ層２０９上にはソース電極２１０
が、コンタクト層（Ｎ型ＧａＡｓ層２０９）と量子井戸
構造２０８の一部をエッチング除去して露出されたチャ
ネル層表面２０３Ｓにはドレイン電極２０７が蒸着によ
り形成され、各々アロイ処理によりオーム性接触をとっ
てある。また、チャネル層表面２０３Ｓには量子井戸構
造２０８とドレイン電極２０７に挟まれてゲート電極２
０５が蒸着により形成されている。
板、２０３はチャネル層を構成するＮ型ＧａＡｓ層、２
０８はＧａＡｓ／Ａｌu Ｇａ1-u Ａｓ／ＧａＡｓ／Ａｌ
u Ｇａ1-u Ａｓ／ＧａＡｓの二重障壁を有する量子井戸
構造、２０９はコンタクト層を構成するＮ型ＧａＡｓ層
である。Ｎ型ＧａＡｓ層２０９上にはソース電極２１０
が、コンタクト層（Ｎ型ＧａＡｓ層２０９）と量子井戸
構造２０８の一部をエッチング除去して露出されたチャ
ネル層表面２０３Ｓにはドレイン電極２０７が蒸着によ
り形成され、各々アロイ処理によりオーム性接触をとっ
てある。また、チャネル層表面２０３Ｓには量子井戸構
造２０８とドレイン電極２０７に挟まれてゲート電極２
０５が蒸着により形成されている。
【０００４】このようにソース領域に量子井戸構造を有
するＦＥＴは、量子井戸構造における共鳴トンネル効果
に基づいて、ドレイン電流（Ｉd ）−ゲート電圧
（Ｖgs）特性にＮＤＲを生じ、このような特性を利用す
れば、周波数逓倍回路、フリップ・フロップ回路、各種
論理演算回路をきわめて少ない素子数で実現できるので
注目されている。
するＦＥＴは、量子井戸構造における共鳴トンネル効果
に基づいて、ドレイン電流（Ｉd ）−ゲート電圧
（Ｖgs）特性にＮＤＲを生じ、このような特性を利用す
れば、周波数逓倍回路、フリップ・フロップ回路、各種
論理演算回路をきわめて少ない素子数で実現できるので
注目されている。
【０００５】
【発明が解決しようとする課題】従来の負性微分抵抗Ｆ
ＥＴはＭＥＳＦＥＴと共鳴トンネルダイオードとを接合
した構成を有していた。このような構造では、チャネル
内のキャリアは電子移動度の低いＮ型半導体層中を走行
するため、キャリアの平均速度が低く、チャネル遅延時
間が増加してしまう。そのため遮断周波数や電力利得の
向上が困難で、このようなＦＥＴを高速ディジタル回路
やマイクロ波、ミリ波回路に応用する際には、十分な特
性が得られないという問題があった。
ＥＴはＭＥＳＦＥＴと共鳴トンネルダイオードとを接合
した構成を有していた。このような構造では、チャネル
内のキャリアは電子移動度の低いＮ型半導体層中を走行
するため、キャリアの平均速度が低く、チャネル遅延時
間が増加してしまう。そのため遮断周波数や電力利得の
向上が困難で、このようなＦＥＴを高速ディジタル回路
やマイクロ波、ミリ波回路に応用する際には、十分な特
性が得られないという問題があった。
【０００６】本発明の目的は、ソース領域に量子井戸構
造を有する負性微分抵抗ＦＥＴのチャネル中の電子移動
度を向上し、一層の高速動作を可能にすることにある。
造を有する負性微分抵抗ＦＥＴのチャネル中の電子移動
度を向上し、一層の高速動作を可能にすることにある。
【０００７】
【課題を解決するための手段】本発明の第１の負性微分
抵抗ＦＥＴは、半導体基板の一主表面に順次に積層され
たバッファ層、チャネル層および電子供給層と、前記電
子供給層にショットキー接合するゲート電極と、前記電
子供給層表面に前記ゲート電極を挟んでそれぞれ設けら
れ少なくとも１×１０18／ｃｍ3 、好ましくは少なくと
も５×１０18／ｃｍ3 のＮ型不純物濃度を含む第１のキ
ャップ層および第２のキャップ層と、前記第１のキャッ
プ層にオーム性接触するドレイン電極とを有する選択ド
ープＦＥＴならびに前記第２のキャップ層を被覆して設
けられ電子のサブバンドを有する量子井戸構造と、前記
量子井戸構造に積層されたコンタクト層と、前記コンタ
クト層にオーム性接触するソース電極とを有する共鳴ト
ンネルダイオードからなるというものである。この場
合、前記供給層の電子親和力が前記チャネル層側から前
記第１のキャップ層および第２のキャップ層側へかけて
大きくなっているのが好しい。
抵抗ＦＥＴは、半導体基板の一主表面に順次に積層され
たバッファ層、チャネル層および電子供給層と、前記電
子供給層にショットキー接合するゲート電極と、前記電
子供給層表面に前記ゲート電極を挟んでそれぞれ設けら
れ少なくとも１×１０18／ｃｍ3 、好ましくは少なくと
も５×１０18／ｃｍ3 のＮ型不純物濃度を含む第１のキ
ャップ層および第２のキャップ層と、前記第１のキャッ
プ層にオーム性接触するドレイン電極とを有する選択ド
ープＦＥＴならびに前記第２のキャップ層を被覆して設
けられ電子のサブバンドを有する量子井戸構造と、前記
量子井戸構造に積層されたコンタクト層と、前記コンタ
クト層にオーム性接触するソース電極とを有する共鳴ト
ンネルダイオードからなるというものである。この場
合、前記供給層の電子親和力が前記チャネル層側から前
記第１のキャップ層および第２のキャップ層側へかけて
大きくなっているのが好しい。
【０００８】また、本発明第２の負性微分抵抗ＦＥＴ
は、半導体基板の一主表面に順次に積層されたバッファ
層、電子供給層およびチャネル層と、前記チャネル層と
ショットキー接合するゲート電極と、前記チャネル層表
面に前記ゲート電極を挟んでそれぞれ設けられた第１の
キャップ層および第２のキャップ層と、前記第１のキャ
ップ層にオーム性接触するドレイン電極とを有する選択
ドープＦＥＴならびに前記第２のキャップ層を被覆して
設けられ電子のサブバンドを有する量子井戸構造と、前
記量子井戸構造に積層されたコンタクト層と、前記コン
タクト層にオーム性接触するソース電極とを有する共鳴
トンネルダイオードからなるというものである。この場
合、前記チャネル層の電子親和力が前記電子供給層側か
ら前記第１のキャップ層および第２のキャップ層側へか
けて小さくなっているのが好ましい。
は、半導体基板の一主表面に順次に積層されたバッファ
層、電子供給層およびチャネル層と、前記チャネル層と
ショットキー接合するゲート電極と、前記チャネル層表
面に前記ゲート電極を挟んでそれぞれ設けられた第１の
キャップ層および第２のキャップ層と、前記第１のキャ
ップ層にオーム性接触するドレイン電極とを有する選択
ドープＦＥＴならびに前記第２のキャップ層を被覆して
設けられ電子のサブバンドを有する量子井戸構造と、前
記量子井戸構造に積層されたコンタクト層と、前記コン
タクト層にオーム性接触するソース電極とを有する共鳴
トンネルダイオードからなるというものである。この場
合、前記チャネル層の電子親和力が前記電子供給層側か
ら前記第１のキャップ層および第２のキャップ層側へか
けて小さくなっているのが好ましい。
【０００９】
【作用】高速動作する選択ドープＦＥＴと共鳴トンネル
ダイオードとを接続した構成を有しているので負性微分
抵抗ＦＥＴの高速化が実現される。
ダイオードとを接続した構成を有しているので負性微分
抵抗ＦＥＴの高速化が実現される。
【００１０】本発明第１の負性微分抵抗ＦＥＴでは第１
のキャップ層および第２のキャップ層のＮ型不純物濃度
が少なくとも１×１０18／ｃｍ3 になっているので第
１、第２のキャップ層と電子蓄積層（チャネル層におけ
る電子供給層界面近傍に形成される）の間の電子の輸送
が主としてトンネル伝導で支配されオーム性接触を実現
できる。また電子供給層の電子親和力が第１，第２のキ
ャップ層側へかけて大きくなるようにすると電子供給層
とこれらのキャップ層との間に伝導帯障壁が存在しない
のでオーム性接触が一層良好になる。
のキャップ層および第２のキャップ層のＮ型不純物濃度
が少なくとも１×１０18／ｃｍ3 になっているので第
１、第２のキャップ層と電子蓄積層（チャネル層におけ
る電子供給層界面近傍に形成される）の間の電子の輸送
が主としてトンネル伝導で支配されオーム性接触を実現
できる。また電子供給層の電子親和力が第１，第２のキ
ャップ層側へかけて大きくなるようにすると電子供給層
とこれらのキャップ層との間に伝導帯障壁が存在しない
のでオーム性接触が一層良好になる。
【００１１】第２の負性微分抵抗ＦＥＴでは第１，第２
のキャップ層とチャネル層との間に高抵抗の電子供給層
がないので第１，第２のキャップ層のＮ型不純物濃度に
関する限定は不必要である。またチャネル層の電子親和
力が第１，第２のキャップ層側へかけて小さくするよう
にするとチャネル層とこれらのキャップ層との間に伝導
帯障壁が存在しないようにすることができる。
のキャップ層とチャネル層との間に高抵抗の電子供給層
がないので第１，第２のキャップ層のＮ型不純物濃度に
関する限定は不必要である。またチャネル層の電子親和
力が第１，第２のキャップ層側へかけて小さくするよう
にするとチャネル層とこれらのキャップ層との間に伝導
帯障壁が存在しないようにすることができる。
【００１２】
【実施例】図１（ａ）は本発明の第１の実施例の主要部
を示す断面図、図１（ｂ）は図１（ａ）のＡ部拡大図で
ある。
を示す断面図、図１（ｂ）は図１（ａ）のＡ部拡大図で
ある。
【００１３】この実施例は、半絶縁性ＧａＡｓ基板１
（半導体基板）の一主表面に順次に積層されたアンドー
プＧａＡｓ層２（バッファ層）、アンドープＩｎx Ｇａ
1-x Ａｓ層３（チャネル層）およびＮ型Ａｌy Ｇａ1-y
Ａｓ層４（電子供給層）と、電子供給層（４）にショッ
トキー接合するゲート電極５と、電子供給層（４）表面
にゲート電極５を挟んでそれぞれ設けられ５×１０18／
ｃｍ3 のＮ型不純物濃度を含むＮ型ＧａＡｓ層からなる
第１のキャップ層６−１および第２のキャップ層６−２
と、第１のキャップ層６−１にオーム性接触するドレイ
ン電極７（ＡｕＧｅ／Ｎｉ／Ａｕからできている。）と
を有する選択ドープＦＥＴならびに第２のキャップ層６
−２を被覆して設けられ電子のサブバンドを有する量子
井戸構造８と、量子井戸構造８に積層されたコンタクト
層９と、コンタクト層９にオーム性接触するソース電極
１０（ＡｕＧｅ／Ｎｉ／Ａｕからできている。）とを有
する共鳴トンネルダイオードからなるというものであ
る。チャネル層（３）と電子供給層（４）との界面近傍
には二次元電子ガスＥが蓄積される電子蓄積層（図示し
ない）が誘起される。
（半導体基板）の一主表面に順次に積層されたアンドー
プＧａＡｓ層２（バッファ層）、アンドープＩｎx Ｇａ
1-x Ａｓ層３（チャネル層）およびＮ型Ａｌy Ｇａ1-y
Ａｓ層４（電子供給層）と、電子供給層（４）にショッ
トキー接合するゲート電極５と、電子供給層（４）表面
にゲート電極５を挟んでそれぞれ設けられ５×１０18／
ｃｍ3 のＮ型不純物濃度を含むＮ型ＧａＡｓ層からなる
第１のキャップ層６−１および第２のキャップ層６−２
と、第１のキャップ層６−１にオーム性接触するドレイ
ン電極７（ＡｕＧｅ／Ｎｉ／Ａｕからできている。）と
を有する選択ドープＦＥＴならびに第２のキャップ層６
−２を被覆して設けられ電子のサブバンドを有する量子
井戸構造８と、量子井戸構造８に積層されたコンタクト
層９と、コンタクト層９にオーム性接触するソース電極
１０（ＡｕＧｅ／Ｎｉ／Ａｕからできている。）とを有
する共鳴トンネルダイオードからなるというものであ
る。チャネル層（３）と電子供給層（４）との界面近傍
には二次元電子ガスＥが蓄積される電子蓄積層（図示し
ない）が誘起される。
【００１４】図２はこの実施例の基板表面に垂直な方向
に於ける各半導体層のＩｎＡｓ組成比ｘとＡｌＡｓ組成
比ｙの分布を示す。本実施例では、アンドープＩｎＧａ
1-yＡｓ層３に於けるＩｎＡｓ組成比ｘは０．２５であ
り、Ａｌy Ｇａ1-y Ａｓ層４に於けるＡｌＡｓ組成比ｙ
は０．１５になっている。
に於ける各半導体層のＩｎＡｓ組成比ｘとＡｌＡｓ組成
比ｙの分布を示す。本実施例では、アンドープＩｎＧａ
1-yＡｓ層３に於けるＩｎＡｓ組成比ｘは０．２５であ
り、Ａｌy Ｇａ1-y Ａｓ層４に於けるＡｌＡｓ組成比ｙ
は０．１５になっている。
【００１５】このようなＦＥＴは以下のようにして作製
される。半絶縁性ＧａＡｓ基板１の（１００）面に例え
ば、分子線エピタキシャル（以下ＭＢＥと記す）成長法
により、厚さ１μｍのアンドープＧａＡｓ層２、厚さ１
０ｎｍのアンドープＩｎ0.25Ｇａ0.75Ａｓ層３、厚さ３
０ｎｍ，不純物としてＳｉを濃度２×１０18／ｃｍ3に
ドーピングされたＮ型Ａｌ0.15Ｇａ0.85Ａｓ層４、厚さ
５０ｎｍ、不純物としてＳｉを濃度５×１０18／ｃｍ3
にドーピングされたＮ型ＧａＡｓ層を堆積する。次い
で、厚さ１０ｎｍのアンドープＧａＡｓ層８ａ１（第１
のスペーサ層）、厚さ３ｎｍのアンドープＡｌＡｓ層８
ｂ１（第１の障壁層）、厚さ５ｎｍのアンドープＧａＡ
ｓ層８ｃ（量子井戸層）、厚さ３ｎｍのアンドープＡｌ
Ａｓ層８ｂ２（第２の障壁層）、厚さ１０ｎｍのアンド
ープＧａＡｓ層８ａ２（第２のスペーサ層）を順次にＭ
ＢＥ法により堆積して量子井戸構造８を形成する。次に
不純物としてＳｉを濃度５×１０18／ｃｍ3 にドーピン
グされた厚さ５０ｎｍのＮ型ＧａＡｓ層９を形成する。
される。半絶縁性ＧａＡｓ基板１の（１００）面に例え
ば、分子線エピタキシャル（以下ＭＢＥと記す）成長法
により、厚さ１μｍのアンドープＧａＡｓ層２、厚さ１
０ｎｍのアンドープＩｎ0.25Ｇａ0.75Ａｓ層３、厚さ３
０ｎｍ，不純物としてＳｉを濃度２×１０18／ｃｍ3に
ドーピングされたＮ型Ａｌ0.15Ｇａ0.85Ａｓ層４、厚さ
５０ｎｍ、不純物としてＳｉを濃度５×１０18／ｃｍ3
にドーピングされたＮ型ＧａＡｓ層を堆積する。次い
で、厚さ１０ｎｍのアンドープＧａＡｓ層８ａ１（第１
のスペーサ層）、厚さ３ｎｍのアンドープＡｌＡｓ層８
ｂ１（第１の障壁層）、厚さ５ｎｍのアンドープＧａＡ
ｓ層８ｃ（量子井戸層）、厚さ３ｎｍのアンドープＡｌ
Ａｓ層８ｂ２（第２の障壁層）、厚さ１０ｎｍのアンド
ープＧａＡｓ層８ａ２（第２のスペーサ層）を順次にＭ
ＢＥ法により堆積して量子井戸構造８を形成する。次に
不純物としてＳｉを濃度５×１０18／ｃｍ3 にドーピン
グされた厚さ５０ｎｍのＮ型ＧａＡｓ層９を形成する。
【００１６】ここで、Ｉｎx Ｇａ1-x ＡｓとＧａＡｓは
格子定数が異なるが、アンドープＩｎ0.25Ｇａ0.75Ａｓ
層３をミスフィット転位の発生する臨界膜厚（約１２ｎ
ｍ）以下にすることによって、弾性歪が格子不整を緩和
する歪格子層となり、良好な界面が形成される。
格子定数が異なるが、アンドープＩｎ0.25Ｇａ0.75Ａｓ
層３をミスフィット転位の発生する臨界膜厚（約１２ｎ
ｍ）以下にすることによって、弾性歪が格子不整を緩和
する歪格子層となり、良好な界面が形成される。
【００１７】次に、コンタクト層（９）と量子井戸構造
８の一部をエッチング除去することによりキャップ層表
面６Ｓを露出する。コンタクト層９上にはソース電極１
０を、キャップ層表面６Ｓにはドレイン電極７を蒸着に
より形成した後、通常のアロイ処理によりソース電極１
０とコンタクト層９間及び、ドレイン電極７とキャップ
層６−１間のオーム性接触をとる。このアロイ処理では
量子井戸構造８は破壊されない。さらに、キャップ層４
の量子井戸構造８とドレイン電極７によって挟まれた領
域の一部をエッチング除去することによって露出された
電子供給層（４）表面４Ｓには、例えば、電子ビーム
（以下ＥＢと記す）露光法により形成したレジストパタ
ン（図示しない）をマスクとしてゲート金属を蒸着する
ことによりゲート電極５を形成する。このようにして、
図１のようなＦＥＴが作製される。
８の一部をエッチング除去することによりキャップ層表
面６Ｓを露出する。コンタクト層９上にはソース電極１
０を、キャップ層表面６Ｓにはドレイン電極７を蒸着に
より形成した後、通常のアロイ処理によりソース電極１
０とコンタクト層９間及び、ドレイン電極７とキャップ
層６−１間のオーム性接触をとる。このアロイ処理では
量子井戸構造８は破壊されない。さらに、キャップ層４
の量子井戸構造８とドレイン電極７によって挟まれた領
域の一部をエッチング除去することによって露出された
電子供給層（４）表面４Ｓには、例えば、電子ビーム
（以下ＥＢと記す）露光法により形成したレジストパタ
ン（図示しない）をマスクとしてゲート金属を蒸着する
ことによりゲート電極５を形成する。このようにして、
図１のようなＦＥＴが作製される。
【００１８】ここで、キャップ層の不純物濃度は５×１
０18／ｃｍ3 と高いので、第１，第２のキャップ層６−
１，６−２とチャネル層３間の接触抵抗率を１０-7Ωｃ
ｍ2程度まで低減できる。選択ドープＦＥＴのキャップ
層と二次元電子ガスＥが蓄積される電子蓄積層との間に
はキャップ層／電子供給層／チャネル層ヘテロ接合が存
在するが、選択ドープＦＥＴにおいてキャップ層の不純
物濃度を１×１０18／ｃｍ3 以上にすることにより主と
してトンネル伝導により電子が輸送されキャップ層から
チャネル層へかけてアロイ領域を設けなくてもよいこと
は、例えばアイイーイーイー・エレクトロン・デバイス
・レターズ（ＩＥＥＥ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃ
ｅ Ｌｅｔｔｅｒｓ）誌、第ＥＤＬ−８巻、第３８９頁
−第３９１頁、１９８７年にも記載されている。本実施
例の選択ドープＦＥＴについても第１，第２のキャップ
層の不純物濃度を少なくとも１×１０18／ｃｍ3 、好ま
しくは少なくとも５×１０18／ｃｍ3 にすることにより
量子井戸構造を破壊するアロイ領域の形成を行なうこと
なくチャネル層との接触抵抗を１０-7Ω・ｃｍ2 程度に
低減できた。また、選択ドープＦＥＴにおいて、キャッ
プ層中のシートキャリア濃度（不純物濃度×膜厚）を５
×１０12／ｃｍ2 とすることにより、キャップ層とチャ
ネル層間のアクセス抵抗を低減できることが特開平２−
１２９２８号公報に記載されているが、本実施例の選択
ドープＦＥＴにおいてもシートキャリア濃度を少なくと
も５×１０12／ｃｍ2 、好ましくは少なくとも５×１０
13／ｃｍ2 とすることによりアクセス抵抗を十分に低減
できた。
０18／ｃｍ3 と高いので、第１，第２のキャップ層６−
１，６−２とチャネル層３間の接触抵抗率を１０-7Ωｃ
ｍ2程度まで低減できる。選択ドープＦＥＴのキャップ
層と二次元電子ガスＥが蓄積される電子蓄積層との間に
はキャップ層／電子供給層／チャネル層ヘテロ接合が存
在するが、選択ドープＦＥＴにおいてキャップ層の不純
物濃度を１×１０18／ｃｍ3 以上にすることにより主と
してトンネル伝導により電子が輸送されキャップ層から
チャネル層へかけてアロイ領域を設けなくてもよいこと
は、例えばアイイーイーイー・エレクトロン・デバイス
・レターズ（ＩＥＥＥ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃ
ｅ Ｌｅｔｔｅｒｓ）誌、第ＥＤＬ−８巻、第３８９頁
−第３９１頁、１９８７年にも記載されている。本実施
例の選択ドープＦＥＴについても第１，第２のキャップ
層の不純物濃度を少なくとも１×１０18／ｃｍ3 、好ま
しくは少なくとも５×１０18／ｃｍ3 にすることにより
量子井戸構造を破壊するアロイ領域の形成を行なうこと
なくチャネル層との接触抵抗を１０-7Ω・ｃｍ2 程度に
低減できた。また、選択ドープＦＥＴにおいて、キャッ
プ層中のシートキャリア濃度（不純物濃度×膜厚）を５
×１０12／ｃｍ2 とすることにより、キャップ層とチャ
ネル層間のアクセス抵抗を低減できることが特開平２−
１２９２８号公報に記載されているが、本実施例の選択
ドープＦＥＴにおいてもシートキャリア濃度を少なくと
も５×１０12／ｃｍ2 、好ましくは少なくとも５×１０
13／ｃｍ2 とすることによりアクセス抵抗を十分に低減
できた。
【００１９】本実施例は、図７に示す従来例と同様にＩ
d −Ｖgs特性にＮＤＲを有する。更に、従来例がチャネ
ル層としてＮ型半導体を用いていたので電子移動度が低
かったのに対し、本発明によれば高電子移動度の電子蓄
積層をチャネルとして用いているので、より一層の高速
動作が可能になる。
d −Ｖgs特性にＮＤＲを有する。更に、従来例がチャネ
ル層としてＮ型半導体を用いていたので電子移動度が低
かったのに対し、本発明によれば高電子移動度の電子蓄
積層をチャネルとして用いているので、より一層の高速
動作が可能になる。
【００２０】次に、第２の実施例について説明する。
【００２１】図１においてアンドープＩｎx Ｇａ1-x Ａ
ｓ層３のＩｎ組成比ｘを０．２、Ｎ型Ａｌy Ｇａ1-y Ａ
ｓ層のＡｌ組成比ｙを図３に示すようにチャネル層
（３）界面からキャップ層界面に向かうとともに０．２
から０に徐々に変化させる。電子供給層（４）の電子親
和力はチャネル層側からキャップ層側へかけて大きくな
る。このようなｘを徐々に変化させることはＭＢＥ法に
より容易に実現できる。その外は第１の実施例と同じで
ある。
ｓ層３のＩｎ組成比ｘを０．２、Ｎ型Ａｌy Ｇａ1-y Ａ
ｓ層のＡｌ組成比ｙを図３に示すようにチャネル層
（３）界面からキャップ層界面に向かうとともに０．２
から０に徐々に変化させる。電子供給層（４）の電子親
和力はチャネル層側からキャップ層側へかけて大きくな
る。このようなｘを徐々に変化させることはＭＢＥ法に
より容易に実現できる。その外は第１の実施例と同じで
ある。
【００２２】本実施例では、電子供給層４とキャップ層
との界面でＡｌＡｓ組成比が０なので界面はホモ接合と
なっているので伝導帯障壁が存在せず、キャップ層とチ
ャネル層との間のオーム性接触が第１の実施例より一層
良好に得られるという利点を有する。
との界面でＡｌＡｓ組成比が０なので界面はホモ接合と
なっているので伝導帯障壁が存在せず、キャップ層とチ
ャネル層との間のオーム性接触が第１の実施例より一層
良好に得られるという利点を有する。
【００２３】次に、第３の実施例について説明する。
【００２４】図４（ａ）は第３の実施例の主要部を示す
断面図、図４（ｂ）は図４（ａ）のＡ部拡大図である。
断面図、図４（ｂ）は図４（ａ）のＡ部拡大図である。
【００２５】この実施例は、半絶縁性ＧａＡｓ基板１０
１（半導体基板）の一主面に順次に積層されたアンドー
プＡｌ0.22Ｇａ0.75Ａｓ層１０２（バッファ層）、Ｎ型
Ａｌy Ｇａ1-y Ａｓ層１０４（電子供給層）およびチャ
ネル層１０３（アンドープＩｎ0.25Ｇａ0.75Ａｓ層１０
３ａとアンドープＧａＡｓ層１０３ｂ）と、チャネル層
１０３とショットキー接合するゲート電極１０５（Ｔｉ
／Ａｌからできている。）と、チャネル層１０３表面に
ゲート電極１０５を挟んでそれぞれ設けられたＮ型Ｇａ
Ａｓ層からなる第１のキャップ層１０６−１および第２
のキャップ層１０６−２と、第１のキャップ層１０６−
１にオーム性接触するドレイン電極１０７（ＡｕＧｅ／
Ｎｉ／Ａｕからできている）とを有する選択ドープＦＥ
Ｔならびに第２のキャップ層１０６−２を被覆して設け
られ電子のサブバンドを有する量子井戸構造１０８と、
量子井戸構造１０８に積層されたコンタクト層１０９
と、コンタクト層１０９にオーム性接触するソース電極
１１０（ＡｕＧｅ／Ｎｉ／Ａｌからできている。）とを
有する共鳴トンネルダイオードからなるというものであ
る。チャネル層（１０３）と電子供給層（１０４）との
界面近傍には二次電子ガスＥが蓄積される電子蓄積層
（図示しない）が誘起される。
１（半導体基板）の一主面に順次に積層されたアンドー
プＡｌ0.22Ｇａ0.75Ａｓ層１０２（バッファ層）、Ｎ型
Ａｌy Ｇａ1-y Ａｓ層１０４（電子供給層）およびチャ
ネル層１０３（アンドープＩｎ0.25Ｇａ0.75Ａｓ層１０
３ａとアンドープＧａＡｓ層１０３ｂ）と、チャネル層
１０３とショットキー接合するゲート電極１０５（Ｔｉ
／Ａｌからできている。）と、チャネル層１０３表面に
ゲート電極１０５を挟んでそれぞれ設けられたＮ型Ｇａ
Ａｓ層からなる第１のキャップ層１０６−１および第２
のキャップ層１０６−２と、第１のキャップ層１０６−
１にオーム性接触するドレイン電極１０７（ＡｕＧｅ／
Ｎｉ／Ａｕからできている）とを有する選択ドープＦＥ
Ｔならびに第２のキャップ層１０６−２を被覆して設け
られ電子のサブバンドを有する量子井戸構造１０８と、
量子井戸構造１０８に積層されたコンタクト層１０９
と、コンタクト層１０９にオーム性接触するソース電極
１１０（ＡｕＧｅ／Ｎｉ／Ａｌからできている。）とを
有する共鳴トンネルダイオードからなるというものであ
る。チャネル層（１０３）と電子供給層（１０４）との
界面近傍には二次電子ガスＥが蓄積される電子蓄積層
（図示しない）が誘起される。
【００２６】図５は本実施例の基板表面に垂直な方向に
於ける各半導体層のＩｎＡｓ組成比ｘとＡｌＡｓ組成比
ｙの分布を示す。電子供給層（１０４）に於けるＡｌＡ
ｓ組成比ｙは０．２２である。
於ける各半導体層のＩｎＡｓ組成比ｘとＡｌＡｓ組成比
ｙの分布を示す。電子供給層（１０４）に於けるＡｌＡ
ｓ組成比ｙは０．２２である。
【００２７】チャネル層１０３のうち電子供給層と接合
する部分（１０３ａ）のＩｎＡｓ組成比ｘは０．２５キ
ャップ層を接合する部分（１０３ｂ）で０．２５から０
にステップ状に変えられているので、２次元電子ガスは
電子親和力の大きいアンドープＩｎ0.25Ｇａ0.75Ａｓ層
１０３ａに局在する。
する部分（１０３ａ）のＩｎＡｓ組成比ｘは０．２５キ
ャップ層を接合する部分（１０３ｂ）で０．２５から０
にステップ状に変えられているので、２次元電子ガスは
電子親和力の大きいアンドープＩｎ0.25Ｇａ0.75Ａｓ層
１０３ａに局在する。
【００２８】このようなＦＥＴは以下のようにして作製
される。半絶縁性ＧａＡｓ基板１０の（１００）面上に
例えば、ＭＢＥ成長法により、厚さ０．５μｍのアンド
ープＡｌ0.25Ｇａ0.75Ａｓ層１０２、不純物としてＳｉ
を濃度２×１０18／ｃｍ3 にドーピングされたＮ型Ａｌ
0.22Ｇａ0.78Ａｓ層１０４、厚さ１０ｎｍのアンドープ
Ｉｎ0.25Ｇａ0.75Ａｓ層１０３ａ、厚さ３０ｎｍのアン
ドープＧａＡｓ層１０３ｂ、厚さ５０ｎｍ、不純物とし
てＳｉを濃度５×１０18／ｃｍ3 にドーピングされたＮ
型ＧａＡｓ層を順次に堆積する。次いで厚さ１０ｎｍの
アンドープＧａＡｓ層１０８ａ１（第１のスペーサ
層）、厚さ２ｎｍのアンドープＡｌＡｓ層１０８ｂ１
（第１の障壁層）、厚さ７ｎｍのアンドープＧａＡｓ層
１０８ｃ（量子井戸層）、厚さ２ｎｍのアンドープＡｌ
Ａｓ層１０８ｂ２（第２の障壁層）、厚さ１０ｎｍのア
ンドープＧａＡｓ層１０８ａ２（第２のスペーサ層）を
順次にＭＢＥ法により堆積して量子井戸構造１０８を形
成する。次に、不純物としてＳｉを濃度５×１０18／ｃ
ｍ3 にドーピングされた厚さ５０ｎｍのＮ型ＧａＡｓ層
１０９を形成する。
される。半絶縁性ＧａＡｓ基板１０の（１００）面上に
例えば、ＭＢＥ成長法により、厚さ０．５μｍのアンド
ープＡｌ0.25Ｇａ0.75Ａｓ層１０２、不純物としてＳｉ
を濃度２×１０18／ｃｍ3 にドーピングされたＮ型Ａｌ
0.22Ｇａ0.78Ａｓ層１０４、厚さ１０ｎｍのアンドープ
Ｉｎ0.25Ｇａ0.75Ａｓ層１０３ａ、厚さ３０ｎｍのアン
ドープＧａＡｓ層１０３ｂ、厚さ５０ｎｍ、不純物とし
てＳｉを濃度５×１０18／ｃｍ3 にドーピングされたＮ
型ＧａＡｓ層を順次に堆積する。次いで厚さ１０ｎｍの
アンドープＧａＡｓ層１０８ａ１（第１のスペーサ
層）、厚さ２ｎｍのアンドープＡｌＡｓ層１０８ｂ１
（第１の障壁層）、厚さ７ｎｍのアンドープＧａＡｓ層
１０８ｃ（量子井戸層）、厚さ２ｎｍのアンドープＡｌ
Ａｓ層１０８ｂ２（第２の障壁層）、厚さ１０ｎｍのア
ンドープＧａＡｓ層１０８ａ２（第２のスペーサ層）を
順次にＭＢＥ法により堆積して量子井戸構造１０８を形
成する。次に、不純物としてＳｉを濃度５×１０18／ｃ
ｍ3 にドーピングされた厚さ５０ｎｍのＮ型ＧａＡｓ層
１０９を形成する。
【００２９】ここで、Ｉｎx Ｇａ1-x ＡｓとＧａＡｓは
格子定数が異なるが、Ｉｎ0.25Ｇａ0.75Ａｓ層をミスフ
ィット転位の発生する臨界膜厚（約１２ｎｍ）以下にす
ることによって、弾性歪が格子不整を緩和する歪格子層
となり、良好な界面が形成される。
格子定数が異なるが、Ｉｎ0.25Ｇａ0.75Ａｓ層をミスフ
ィット転位の発生する臨界膜厚（約１２ｎｍ）以下にす
ることによって、弾性歪が格子不整を緩和する歪格子層
となり、良好な界面が形成される。
【００３０】次に、コンタクト層１０９と量子井戸構造
１０８の一部をエッチング除去することによりキャップ
層表面１０６Ｓを露出する。コンタクト層１０９上には
ソース電極１１０を、キャップ層（１０６−１）表面１
０６Ｓにはドレイン電極１０７を蒸着により形成した
後、第１の実施例と同様に通常のアロイ処理によりソー
ス電極１１０とコンタクト層１０６間及び、ドレイン電
極１０７とキャップ層１０６−１間のオーム性接触をと
る。さらに、キャップ層の量子井戸構造１０８とドレイ
ン電極１０７によって挟まれた領域の一部をエッチング
除去することによって露出された電子供給層表面１０３
Ｓには、例えば、ＥＢ露光法により形成したレジストパ
タン（図示しない）をマスクとしてゲート金属を蒸着す
ることによりゲート電極１０５を形成する。このように
して、図４のようなＦＥＴが作製される。
１０８の一部をエッチング除去することによりキャップ
層表面１０６Ｓを露出する。コンタクト層１０９上には
ソース電極１１０を、キャップ層（１０６−１）表面１
０６Ｓにはドレイン電極１０７を蒸着により形成した
後、第１の実施例と同様に通常のアロイ処理によりソー
ス電極１１０とコンタクト層１０６間及び、ドレイン電
極１０７とキャップ層１０６−１間のオーム性接触をと
る。さらに、キャップ層の量子井戸構造１０８とドレイ
ン電極１０７によって挟まれた領域の一部をエッチング
除去することによって露出された電子供給層表面１０３
Ｓには、例えば、ＥＢ露光法により形成したレジストパ
タン（図示しない）をマスクとしてゲート金属を蒸着す
ることによりゲート電極１０５を形成する。このように
して、図４のようなＦＥＴが作製される。
【００３１】本実施例では、チャネル層１０３のキャッ
プ層界面近傍はＩｎＡｓ組成比が０で、キャップ層とチ
ャネル層の界面はホモ接合となっているので伝導帯障壁
が存在せず、キャップ層とチャネル層１０３ａとの間の
接触抵抗率がきわめて低くなる。また、キャップ層に於
ける（不純物濃度×膜厚）積も２．５×１０13／ｃｍ2
と高いので、キャップ層とチャネル層との間のアクセス
抵抗が十分に低減され、アロイ領域を形成しなくてもオ
ーム性接触をとることができる。
プ層界面近傍はＩｎＡｓ組成比が０で、キャップ層とチ
ャネル層の界面はホモ接合となっているので伝導帯障壁
が存在せず、キャップ層とチャネル層１０３ａとの間の
接触抵抗率がきわめて低くなる。また、キャップ層に於
ける（不純物濃度×膜厚）積も２．５×１０13／ｃｍ2
と高いので、キャップ層とチャネル層との間のアクセス
抵抗が十分に低減され、アロイ領域を形成しなくてもオ
ーム性接触をとることができる。
【００３２】また、電子親和力の大きいＩｎx Ｇａ1-x
Ａｓに接してゲート電極を形成した場合には、ショット
キー障壁高さが低くなりゲート漏れ電流が増加してしま
うが、本実施例ではゲート電極１０５は電子親和力の比
較的小さいＧａＡｓ層（１０３ｂ）上に形成されるの
で、ショットキー障壁高さも十分高くなり、そのような
問題も発生しない。
Ａｓに接してゲート電極を形成した場合には、ショット
キー障壁高さが低くなりゲート漏れ電流が増加してしま
うが、本実施例ではゲート電極１０５は電子親和力の比
較的小さいＧａＡｓ層（１０３ｂ）上に形成されるの
で、ショットキー障壁高さも十分高くなり、そのような
問題も発生しない。
【００３３】このようなＦＥＴは図７に示す従来のＦＥ
Ｔと同様にＩd −Ｖgs特性にＮＤＲを有する。更に、従
来のＦＥＴがチャネル層としてＮ型半導体を用いていた
ので電子移動度が低かったのに対し、本発明によれば高
電子移動度の電子蓄積層をチャネルとして用いているの
で、より一層の高速動作が可能になる。
Ｔと同様にＩd −Ｖgs特性にＮＤＲを有する。更に、従
来のＦＥＴがチャネル層としてＮ型半導体を用いていた
ので電子移動度が低かったのに対し、本発明によれば高
電子移動度の電子蓄積層をチャネルとして用いているの
で、より一層の高速動作が可能になる。
【００３４】次に、第４の実施例について説明する。
【００３５】第３の実施例ではチャネル層１０３を２層
に分けたが、本実施例ではチャネル層１０３を構成する
アンドープＩｎx Ｇａ1-x Ａｓ層のＩｎ組成比ｘを図６
に示すように、電子供給層１０４側からキャップ層側へ
かけて０．２から０に変化させてある。電子親和力も電
子供給層側からキャップ層側へかけて減少する。従っ
て、二次元電子ガスＥは電子親和力の大きい電子供給層
界面近傍に局在するようにする。
に分けたが、本実施例ではチャネル層１０３を構成する
アンドープＩｎx Ｇａ1-x Ａｓ層のＩｎ組成比ｘを図６
に示すように、電子供給層１０４側からキャップ層側へ
かけて０．２から０に変化させてある。電子親和力も電
子供給層側からキャップ層側へかけて減少する。従っ
て、二次元電子ガスＥは電子親和力の大きい電子供給層
界面近傍に局在するようにする。
【００３６】本実施例では、第３の実施例と同様に、キ
ャップ層（１０６−１，１０６−２）とチャネル層１０
３の界面はホモ接合となっているので伝導帯障壁が存在
せず、キャップ層と電子蓄積層間のオーム性接触がアロ
イ領域を形成しないでも良好に得られる。
ャップ層（１０６−１，１０６−２）とチャネル層１０
３の界面はホモ接合となっているので伝導帯障壁が存在
せず、キャップ層と電子蓄積層間のオーム性接触がアロ
イ領域を形成しないでも良好に得られる。
【００３７】同様に、ゲート電極１０５は電子親和力の
比較的小さいＧａＡｓ層と接触しているので、ショット
キー障壁高さも十分高くなり、ゲート漏れ電流が増加す
るといった問題も発生しない。
比較的小さいＧａＡｓ層と接触しているので、ショット
キー障壁高さも十分高くなり、ゲート漏れ電流が増加す
るといった問題も発生しない。
【００３８】なお、以上の説明において、アンドープな
る語は意図的に不純物をドーピングせず、技術水準上可
能な純度を意味し、現状では各半導体層とも１×１０14
／ｃｍ3 程度の純度は容易に実現できる。
る語は意図的に不純物をドーピングせず、技術水準上可
能な純度を意味し、現状では各半導体層とも１×１０14
／ｃｍ3 程度の純度は容易に実現できる。
【００３９】以上、ＧａＡｓ基板上のＡｌＧａＡｓ／Ｉ
ｎＧａＡｓ歪系ＦＥＴを用いて説明したが、本発明はも
ちろん、ＧａＡｓ基板上のＡｌＧａＡｓ／ＧａＡｓ系及
びＩｎＧａＰ／ＩｎＧａＡｓ系やＩｎＰ基板上のＩｎＡ
ｌＡｓ／ＩｎＧａＡｓ系及びＩｎＧａＰ／ＩｎＧａＡｓ
系など他の材料系のＦＥＴにも適用可能である。
ｎＧａＡｓ歪系ＦＥＴを用いて説明したが、本発明はも
ちろん、ＧａＡｓ基板上のＡｌＧａＡｓ／ＧａＡｓ系及
びＩｎＧａＰ／ＩｎＧａＡｓ系やＩｎＰ基板上のＩｎＡ
ｌＡｓ／ＩｎＧａＡｓ系及びＩｎＧａＰ／ＩｎＧａＡｓ
系など他の材料系のＦＥＴにも適用可能である。
【００４０】
【発明の効果】以上説明したように、本発明によれば電
子移動度の高い選択ドープＦＥＴのソースに共鳴トンネ
ルダイオードをオーム性接触を保って集積できるので、
一層の高速動作可能な負性微分抵抗ＦＥＴを実現できる
効果がある。
子移動度の高い選択ドープＦＥＴのソースに共鳴トンネ
ルダイオードをオーム性接触を保って集積できるので、
一層の高速動作可能な負性微分抵抗ＦＥＴを実現できる
効果がある。
【図１】本発明の第１の実施例の主要部を示す断面図
（図１（ａ））および図１（ａ）のＡ部拡大図（図１
（ｂ））である。
（図１（ａ））および図１（ａ）のＡ部拡大図（図１
（ｂ））である。
【図２】第１の実施例におけるＩｎＡｓ組成比ｘおよび
ＡｌＡｓ組成比ｙの分布を示すグラフである。
ＡｌＡｓ組成比ｙの分布を示すグラフである。
【図３】第２の実施例におけるＩｎＡｓ組成比ｘおよび
ＡｌＡｓ組成比ｙの分布を示すグラフである。
ＡｌＡｓ組成比ｙの分布を示すグラフである。
【図４】第３の実施例の主要部を示す断面図（図４
（ａ））および図４（ａ）のＡ部拡大図である。
（ａ））および図４（ａ）のＡ部拡大図である。
【図５】第３の実施例におけるＩｎＡｓ組成比ｘおよび
ＡｌＡｓ組成比ｙの分布を示すグラフである。
ＡｌＡｓ組成比ｙの分布を示すグラフである。
【図６】第４の実施例におけるＩｎＡｓ組成比ｘおよび
ＡｌＡｓ組成比ｙの分布を示すグラフである。
ＡｌＡｓ組成比ｙの分布を示すグラフである。
【図７】従来の負性微分抵抗ＦＥＴの主要部を示す断面
図である。
図である。
１，１０１，２０１ 半絶縁性ＧａＡｓ基板 ２ アンドープＧａＡｓ層 １０２ アンドープＡｌ0.22Ｇａ0.78Ａｓ層 ３ アンドープＩｎx Ｇａ1-x Ａｓ層 １０３ チャネル層 １０３ａ アンドープＩｎ0.25Ｇａ0.75Ａｓ層 １０３ｂ アンドープＧａＡｓ層 ２０３ Ｎ型ＧａＡｓ層 ４ Ｎ型Ａｌy Ｇａ1-y Ａｓ層 １０４ Ｎ型Ａｌ0.22Ｇａ0.78Ａｓ層 ５，１０５，２０５ ゲート電極 ６−１，１０６−１ 第１のキャップ層 ６−２，１０６−２ 第２のキャップ層 ７，１０７ ドレイン電極 ８，１０８，２０８ 量子井戸構造 ８ａ１，１０８ａ１ アンドープＧａＡｓ層 ８ｂ１，１０８ｂ１ アンドープＡｌＡｓ層 ８ｃ，１０８ アンドープＧａＡｓ層 ８ｂ２，１０８ｂ２ アンドープＡｌＡｓ層 ９，１０９，２０９ コンタクト層 １０，１１０，２１０ ソース電極
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/80
Claims (6)
- 【請求項１】 半導体基板の一主表面に順次に積層され
たバッファ層、チャネル層および電子供給層と、前記電
子供給層にショットキー接合するゲート電極と、前記電
子供給層表面に前記ゲート電極を挟んでそれぞれ設けら
れ少なくとも１×１０18／ｃｍ3 のＮ型不純物濃度を含
む第１のキャップ層および第２のキャップ層と、前記第
１のキャップ層にオーム性接触するドレイン電極とを有
する選択ドープＦＥＴならびに前記第２のキャップ層を
被覆して設けられ電子のサブバンドを有する量子井戸構
造と、前記量子井戸構造に積層されたコンタクト層と、
前記コンタクト層にオーム性接触するソース電極とを有
する共鳴トンネルダイオードからなることを特徴とする
負性微分抵抗ＦＥＴ。 - 【請求項２】 第１のキャップ層および第２のキャップ
層のＮ型不純物濃度と膜厚との積が少なくとも５×１０
12／ｃｍ2 である請求項１記載の負性微分抵抗ＦＥＴ。 - 【請求項３】 電子供給層の電子親和力がチャネル層側
から第１のキャップ層および第２のキャップ層側へかけ
て大きくなっている請求項１または２記載の微分負性抵
抗ＦＥＴ。 - 【請求項４】 半導体基板の一主表面に順次に積層され
たバッファ層、電子供給層およびチャネル層と、前記チ
ャネル層とショットキー接合するゲート電極と、前記チ
ャネル層表面に前記ゲート電極を挟んでそれぞれ設けら
れた第１のキャップ層および第２のキャップ層と、前記
第１のキャップ層にオーム性接触するドレイン電極とを
有する選択ドープＦＥＴならびに前記第２のキャップ層
を被覆して設けられ電子のサブバンドを有する量子井戸
構造と、前記量子井戸構造に積層されたコンタクト層
と、前記コンタクト層にオーム性接触するソース電極と
を有する共鳴トンネルダイオードからなることを特徴と
する負性微分抵抗ＦＥＴ。 - 【請求項５】 チャネル層の電子親和力が電子供給層側
から第１のキャップ層および第２のキャップ層側へかけ
て小さくなっている請求項４記載の負性微分抵抗ＦＥ
Ｔ。 - 【請求項６】 チャネル層がＩｎx Ｇａ1-x Ａｓ層（０
≦ｘ＜１）、電子供給がＮ型Ａｌy Ｇａ1-y Ａｓ層（０
≦ｙ＜１）、第１のキャップ層および第２のキャップ層
が第１のＮ型ＧａＡｓ層、コンタクト層が第２のＮ型Ｇ
ａＡｓ層、量子井戸構造が第１のＧａＡｓスペーサ層、
第１のＡｌＡｓ障壁層、ＧａＡｓ量子井戸層、第２のＡ
ｌＡｓ障壁層および第２のＧａＡｓスペーサ層の積層膜
である請求項１，２，３，４または５記載の負性微分抵
抗ＦＥＴ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6144285A JP2581455B2 (ja) | 1994-06-27 | 1994-06-27 | 負性微分抵抗ｆｅｔ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6144285A JP2581455B2 (ja) | 1994-06-27 | 1994-06-27 | 負性微分抵抗ｆｅｔ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0818033A true JPH0818033A (ja) | 1996-01-19 |
| JP2581455B2 JP2581455B2 (ja) | 1997-02-12 |
Family
ID=15358524
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6144285A Expired - Lifetime JP2581455B2 (ja) | 1994-06-27 | 1994-06-27 | 負性微分抵抗ｆｅｔ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2581455B2 (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6567292B1 (en) | 2002-06-28 | 2003-05-20 | Progressant Technologies, Inc. | Negative differential resistance (NDR) element and memory with reduced soft error rate |
| US6806117B2 (en) | 2002-12-09 | 2004-10-19 | Progressant Technologies, Inc. | Methods of testing/stressing a charge trapping device |
| US6861707B1 (en) | 2002-06-28 | 2005-03-01 | Progressant Technologies, Inc. | Negative differential resistance (NDR) memory cell with reduced soft error rate |
| US6980467B2 (en) | 2002-12-09 | 2005-12-27 | Progressant Technologies, Inc. | Method of forming a negative differential resistance device |
| US7005711B2 (en) | 2002-12-20 | 2006-02-28 | Progressant Technologies, Inc. | N-channel pull-up element and logic circuit |
| US7012833B2 (en) | 2002-12-09 | 2006-03-14 | Progressant Technologies, Inc. | Integrated circuit having negative differential resistance (NDR) devices with varied peak-to-valley ratios (PVRs) |
| US7220636B2 (en) | 2002-12-09 | 2007-05-22 | Synopsys, Inc. | Process for controlling performance characteristics of a negative differential resistance (NDR) device |
-
1994
- 1994-06-27 JP JP6144285A patent/JP2581455B2/ja not_active Expired - Lifetime
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6567292B1 (en) | 2002-06-28 | 2003-05-20 | Progressant Technologies, Inc. | Negative differential resistance (NDR) element and memory with reduced soft error rate |
| US6861707B1 (en) | 2002-06-28 | 2005-03-01 | Progressant Technologies, Inc. | Negative differential resistance (NDR) memory cell with reduced soft error rate |
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| US7012833B2 (en) | 2002-12-09 | 2006-03-14 | Progressant Technologies, Inc. | Integrated circuit having negative differential resistance (NDR) devices with varied peak-to-valley ratios (PVRs) |
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| US7220636B2 (en) | 2002-12-09 | 2007-05-22 | Synopsys, Inc. | Process for controlling performance characteristics of a negative differential resistance (NDR) device |
| US7005711B2 (en) | 2002-12-20 | 2006-02-28 | Progressant Technologies, Inc. | N-channel pull-up element and logic circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2581455B2 (ja) | 1997-02-12 |
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