JPH056961A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH056961A JPH056961A JP18044191A JP18044191A JPH056961A JP H056961 A JPH056961 A JP H056961A JP 18044191 A JP18044191 A JP 18044191A JP 18044191 A JP18044191 A JP 18044191A JP H056961 A JPH056961 A JP H056961A
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- 238000004519 manufacturing process Methods 0.000 title claims abstract description 45
- 239000004065 semiconductor Substances 0.000 title claims abstract description 24
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 24
- 239000012535 impurity Substances 0.000 claims abstract description 20
- 230000001590 oxidative effect Effects 0.000 claims abstract description 5
- 238000009792 diffusion process Methods 0.000 claims description 21
- 238000000034 method Methods 0.000 claims description 16
- 230000003647 oxidation Effects 0.000 claims description 7
- 238000007254 oxidation reaction Methods 0.000 claims description 7
- 238000010438 heat treatment Methods 0.000 claims description 5
- 229910052581 Si3N4 Inorganic materials 0.000 abstract description 9
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 abstract description 9
- 239000010410 layer Substances 0.000 description 30
- 238000010586 diagram Methods 0.000 description 14
- 230000015572 biosynthetic process Effects 0.000 description 8
- 229910052785 arsenic Inorganic materials 0.000 description 3
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 3
- 239000000758 substrate Substances 0.000 description 3
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 description 2
- 238000011109 contamination Methods 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 2
- 238000005530 etching Methods 0.000 description 2
- 239000011229 interlayer Substances 0.000 description 2
- 238000002955 isolation Methods 0.000 description 2
- 238000000926 separation method Methods 0.000 description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- 229910000147 aluminium phosphate Inorganic materials 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 230000001771 impaired effect Effects 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【目的】 ベース抵抗が小さく、ゲート酸化膜に汚染が
導入されることのない高性能のＢｉ−ＣＭＯＳ半導体装
置を少ない工程数で製造できる半導体装置の製造方法を
提供する。 【構成】 バイポーラトランジスタのベース領域９に選
択的にシリコン窒化膜11を形成する工程と、該窒化膜11
にエミッタ開口部14を形成する工程と、多結晶シリコン
よりなるエミッタ電極15とゲート電極16を選択的に形成
する工程と、ＮチャネルＭＯＳＦＥＴ及びバイポーラト
ランジスタの形成領域にＮ型高濃度不純物をイオン注入
してゲート電極16とエミッタ電極15のドープとＭＯＳＦ
ＥＴのソース・ドレイン領域18の形成を行う工程と、酸
化性雰囲気で熱処理する工程と、前記窒化膜11の一部を
除去する工程と、全面にＰ型高濃度不純物をイオン注入
して外部ベース領域23とＰチャネルＭＯＳＦＥＴのソー
ス・ドレイン領域24を形成する工程とで半導体装置を製
造する。
導入されることのない高性能のＢｉ−ＣＭＯＳ半導体装
置を少ない工程数で製造できる半導体装置の製造方法を
提供する。 【構成】 バイポーラトランジスタのベース領域９に選
択的にシリコン窒化膜11を形成する工程と、該窒化膜11
にエミッタ開口部14を形成する工程と、多結晶シリコン
よりなるエミッタ電極15とゲート電極16を選択的に形成
する工程と、ＮチャネルＭＯＳＦＥＴ及びバイポーラト
ランジスタの形成領域にＮ型高濃度不純物をイオン注入
してゲート電極16とエミッタ電極15のドープとＭＯＳＦ
ＥＴのソース・ドレイン領域18の形成を行う工程と、酸
化性雰囲気で熱処理する工程と、前記窒化膜11の一部を
除去する工程と、全面にＰ型高濃度不純物をイオン注入
して外部ベース領域23とＰチャネルＭＯＳＦＥＴのソー
ス・ドレイン領域24を形成する工程とで半導体装置を製
造する。
Description
【０００１】
【産業上の利用分野】この発明は、半導体装置の製造方
法に関し、特に多結晶シリコンのエミッタ電極を有する
Ｂｉ−ＣＭＯＳ半導体装置の製造方法に関するものであ
る。
法に関し、特に多結晶シリコンのエミッタ電極を有する
Ｂｉ−ＣＭＯＳ半導体装置の製造方法に関するものであ
る。
【０００２】
【従来の技術】近年、微細なバイポーラトランジスタと
微細なＣＭＯＳＦＥＴを組み合わせて高速論理回路を実
現するＢｉ−ＣＭＯＳデバイスが注目を集めている。こ
のような高速のＢｉ−ＣＭＯＳデバイスのバイポーラト
ランジスタのエミッタ電極には、接合深さが浅く信頼性
の高い拡散層が容易に得られることから、例えばIEDM t
echnical digest P408, 1986等に開示されているよう
に、多結晶シリコンを用いるのが有利である。
微細なＣＭＯＳＦＥＴを組み合わせて高速論理回路を実
現するＢｉ−ＣＭＯＳデバイスが注目を集めている。こ
のような高速のＢｉ−ＣＭＯＳデバイスのバイポーラト
ランジスタのエミッタ電極には、接合深さが浅く信頼性
の高い拡散層が容易に得られることから、例えばIEDM t
echnical digest P408, 1986等に開示されているよう
に、多結晶シリコンを用いるのが有利である。
【０００３】また、従来のＣＭＯＳ半導体装置では、Ｐ
チャネル及びＮチャネルいずれのＭＯＳＦＥＴにおいて
も、Ｎ型多結晶シリコンをゲート電極に用いるのが一般
的であった。この場合ＰチャネルＭＯＳＦＥＴにおいて
は、回路動作上望ましい反転電圧を得るために、埋め込
みチャネル型となるのが通常である。しかしながら、埋
め込みチャネル型のデバイスはパンチスルーを起こし易
く、デバイスの微細化に対応するのが困難となってい
る。このため、ゲート電極にＰ型多結晶シリコンを用い
てＰチャネルＭＯＳＦＥＴを表面チャネル型とする方法
が、例えばIEEE Trans. Electron Devices, Vol. ED32,
p584, 1985 に示されている。
チャネル及びＮチャネルいずれのＭＯＳＦＥＴにおいて
も、Ｎ型多結晶シリコンをゲート電極に用いるのが一般
的であった。この場合ＰチャネルＭＯＳＦＥＴにおいて
は、回路動作上望ましい反転電圧を得るために、埋め込
みチャネル型となるのが通常である。しかしながら、埋
め込みチャネル型のデバイスはパンチスルーを起こし易
く、デバイスの微細化に対応するのが困難となってい
る。このため、ゲート電極にＰ型多結晶シリコンを用い
てＰチャネルＭＯＳＦＥＴを表面チャネル型とする方法
が、例えばIEEE Trans. Electron Devices, Vol. ED32,
p584, 1985 に示されている。
【０００４】次に、このように多結晶シリコンによるエ
ミッタ電極を用い、更にＰ型多結晶シリコンのゲート電
極を有するＢｉ−ＣＭＯＳデバイスの製造方法につい
て、図８〜図13を用いて説明する。まず図８に示すよう
に、半導体基板101 にバイポーラトランジスタの高濃度
コレクタ領域及びＰチャネルＭＯＳＦＥＴの埋め込み拡
散層となるＮ型高濃度埋め込み層102 と、バイポーラト
ランジスタの埋め込み分離領域及びＮチャネルＭＯＳＦ
ＥＴの埋め込み拡散層となるＰ型高濃度埋め込み層103
を形成した後、Ｎ型低濃度エピタキシャル層104 を形成
し、更にＰチャネルＭＯＳＦＥＴのウェル領域となるＮ
型低濃度拡散層105 とＮチャネルＭＯＳＦＥＴのウェル
領域及びバイポーラトランジスタの分離領域となるＰ型
低濃度拡散層106 を形成する。次に図９に示すように、
バイポーラトランジスタのＮ型高濃度コレクタ領域107
, フィールド酸化膜108 , バイポーラトランジスタの
Ｐ型ベース領域109 及びゲート酸化膜110 を順次形成す
る。次に図10に示すように、ＭＯＳＦＥＴの多結晶シリ
コンよりなるゲート電極111 を形成する。
ミッタ電極を用い、更にＰ型多結晶シリコンのゲート電
極を有するＢｉ−ＣＭＯＳデバイスの製造方法につい
て、図８〜図13を用いて説明する。まず図８に示すよう
に、半導体基板101 にバイポーラトランジスタの高濃度
コレクタ領域及びＰチャネルＭＯＳＦＥＴの埋め込み拡
散層となるＮ型高濃度埋め込み層102 と、バイポーラト
ランジスタの埋め込み分離領域及びＮチャネルＭＯＳＦ
ＥＴの埋め込み拡散層となるＰ型高濃度埋め込み層103
を形成した後、Ｎ型低濃度エピタキシャル層104 を形成
し、更にＰチャネルＭＯＳＦＥＴのウェル領域となるＮ
型低濃度拡散層105 とＮチャネルＭＯＳＦＥＴのウェル
領域及びバイポーラトランジスタの分離領域となるＰ型
低濃度拡散層106 を形成する。次に図９に示すように、
バイポーラトランジスタのＮ型高濃度コレクタ領域107
, フィールド酸化膜108 , バイポーラトランジスタの
Ｐ型ベース領域109 及びゲート酸化膜110 を順次形成す
る。次に図10に示すように、ＭＯＳＦＥＴの多結晶シリ
コンよりなるゲート電極111 を形成する。
【０００５】次に図11に示すようにレジストパターン11
2 を形成し、高濃度のＰ型不純物をイオン注入してバイ
ポーラトランジスタの外部ベース領域及びＰチャネルＭ
ＯＳＦＥＴのソース・ドレインとなる高濃度Ｐ型拡散層
113 を形成すると共に、ＰチャネルＭＯＳＦＥＴのゲー
ト電極111 をＰ型にドープする。次に図12に示すように
レジストパターン114を形成し、高濃度のＮ型不純物を
イオン注入してバイポーラトランジスタのコレクタコン
タクト領域及びＮチャネルＭＯＳＦＥＴのソース・ドレ
インとなる高濃度Ｎ型拡散層115 を形成すると共に、Ｎ
チャネルＭＯＳＦＥＴのゲート電極111 をＮ型にドープ
する。次に図13に示すように、全面に化学気相成長法に
よってシリコン酸化膜116 を形成し、バイポーラトラン
ジスタ形成領域にエミッタ開口部117 を形成したのち、
多結晶シリコンよりなるエミッタ電極118 を形成し、更
にこれを高濃度のＮ型にドープし、更に熱処理によって
エミッタ開口部117 を介しての拡散によってエミッタ拡
散層となる高濃度Ｎ型拡散層119 を形成する。後は通常
の層間絶縁膜及び配線領域の形成工程を経てＢｉ−ＣＭ
ＯＳ半導体装置を完成させる。
2 を形成し、高濃度のＰ型不純物をイオン注入してバイ
ポーラトランジスタの外部ベース領域及びＰチャネルＭ
ＯＳＦＥＴのソース・ドレインとなる高濃度Ｐ型拡散層
113 を形成すると共に、ＰチャネルＭＯＳＦＥＴのゲー
ト電極111 をＰ型にドープする。次に図12に示すように
レジストパターン114を形成し、高濃度のＮ型不純物を
イオン注入してバイポーラトランジスタのコレクタコン
タクト領域及びＮチャネルＭＯＳＦＥＴのソース・ドレ
インとなる高濃度Ｎ型拡散層115 を形成すると共に、Ｎ
チャネルＭＯＳＦＥＴのゲート電極111 をＮ型にドープ
する。次に図13に示すように、全面に化学気相成長法に
よってシリコン酸化膜116 を形成し、バイポーラトラン
ジスタ形成領域にエミッタ開口部117 を形成したのち、
多結晶シリコンよりなるエミッタ電極118 を形成し、更
にこれを高濃度のＮ型にドープし、更に熱処理によって
エミッタ開口部117 を介しての拡散によってエミッタ拡
散層となる高濃度Ｎ型拡散層119 を形成する。後は通常
の層間絶縁膜及び配線領域の形成工程を経てＢｉ−ＣＭ
ＯＳ半導体装置を完成させる。
【０００６】この方法によれば、両方の導電極性のＭＯ
ＳＦＥＴが表面チャネル型となるので、微細なＭＯＳＦ
ＥＴにおいても高いパンチスルー耐性が得られ、更に多
結晶シリコンからなるエミッタ電極を有する高性能なバ
イポーラトランジスタを形成することができる。
ＳＦＥＴが表面チャネル型となるので、微細なＭＯＳＦ
ＥＴにおいても高いパンチスルー耐性が得られ、更に多
結晶シリコンからなるエミッタ電極を有する高性能なバ
イポーラトランジスタを形成することができる。
【０００７】
【発明が解決しようとする課題】しかしながら上記製造
方法では、ベース領域を形成してからＣＭＯＳＦＥＴ及
びバイポーラトランジスタを形成するまでに、ゲート電
極のエッチング，Ｐ型及びＮ型の高濃度拡散層，エミッ
タ開口部の形成及びエミッタ電極のエッチングのために
５回のレジストパターン形成工程と、３回の高濃度不純
物導入工程が必要であるなど、通常のＣＭＯＳデバイス
と比較して著しく工程数が増大するという問題点があ
る。
方法では、ベース領域を形成してからＣＭＯＳＦＥＴ及
びバイポーラトランジスタを形成するまでに、ゲート電
極のエッチング，Ｐ型及びＮ型の高濃度拡散層，エミッ
タ開口部の形成及びエミッタ電極のエッチングのために
５回のレジストパターン形成工程と、３回の高濃度不純
物導入工程が必要であるなど、通常のＣＭＯＳデバイス
と比較して著しく工程数が増大するという問題点があ
る。
【０００８】エミッタ電極の形成方法としては、ゲート
電極と同時に形成する方法が、例えば飯塚哲哉編「ＣＭ
ＯＳ超ＬＳＩの設計」（培風館，1989年４月25日発行，
ｐ72）に述べられており、この方法ではベース領域を形
成してからＣＭＯＳＦＥＴ及びバイポーラトランジスタ
を形成するまでに、４回のレジストパターンの形成工程
と２回の高濃度不純物導入工程で済むが、このような方
法ではエミッタ電極に外部ベース領域の高濃度Ｐ型不純
物がドープされないようにするために、レジストパター
ンの形成工程の合わせ余裕の分だけエミッタ電極と外部
ベース領域を分離する必要があり、そのためベース抵抗
が増大するという問題点があり、更にはエミッタ開口部
がゲート酸化膜に形成されるため、この開口部形成工程
でゲート酸化膜に汚染が導入され易く、ＭＯＳＦＥＴの
特性の安定性を損なう危険がある。
電極と同時に形成する方法が、例えば飯塚哲哉編「ＣＭ
ＯＳ超ＬＳＩの設計」（培風館，1989年４月25日発行，
ｐ72）に述べられており、この方法ではベース領域を形
成してからＣＭＯＳＦＥＴ及びバイポーラトランジスタ
を形成するまでに、４回のレジストパターンの形成工程
と２回の高濃度不純物導入工程で済むが、このような方
法ではエミッタ電極に外部ベース領域の高濃度Ｐ型不純
物がドープされないようにするために、レジストパター
ンの形成工程の合わせ余裕の分だけエミッタ電極と外部
ベース領域を分離する必要があり、そのためベース抵抗
が増大するという問題点があり、更にはエミッタ開口部
がゲート酸化膜に形成されるため、この開口部形成工程
でゲート酸化膜に汚染が導入され易く、ＭＯＳＦＥＴの
特性の安定性を損なう危険がある。
【０００９】本発明は、従来のＢｉ−ＣＭＯＳ半導体装
置の製造方法における上記問題点を解消するためになさ
れたもので、ベース抵抗が小さく、更にゲート酸化膜に
汚染が導入されることのない高性能なＢｉ−ＣＭＯＳ半
導体装置を少ない工程数で製造できる半導体装置の製造
方法を提供することを目的とする。
置の製造方法における上記問題点を解消するためになさ
れたもので、ベース抵抗が小さく、更にゲート酸化膜に
汚染が導入されることのない高性能なＢｉ−ＣＭＯＳ半
導体装置を少ない工程数で製造できる半導体装置の製造
方法を提供することを目的とする。
【００１０】
【課題を解決するための手段】上記問題点を解決するた
め、本発明は、一導電型のベース領域を有するバイポー
ラトランジスタと、一導電型のゲート電極を有する一導
電極性のＭＯＳＦＥＴと逆導電型のゲート電極を有する
逆導電極性のＭＯＳＦＥＴによって構成されたＣＭＯＳ
ＦＥＴを含む半導体装置の製造方法において、前記バイ
ポーラトランジスタのベース領域に選択的に耐酸化膜を
形成する工程と、前記耐酸化膜にエミッタ開口部を形成
する工程と、多結晶シリコンよりなるエミッタ電極及び
ゲート電極を選択的に形成する工程と、逆導電極性のＭ
ＯＳＦＥＴ及びバイポーラトランジスタを形成する領域
に選択的に高濃度の逆導電型の不純物をイオン注入し
て、ゲート電極及びエミッタ電極のドープとＭＯＳＦＥ
Ｔのソース・ドレイン領域の形成を行う工程と、酸化性
雰囲気で熱処理し、エミッタ拡散層を形成すると共に逆
導電型にドープされた各領域に相対的に厚い熱酸化膜を
形成する工程と、前記耐酸化膜の露出した領域を選択的
に除去する工程と、全面に高濃度の一導電型の不純物を
イオン注入して外部ベース領域と一導電極性のＭＯＳＦ
ＥＴのソース・ドレイン領域を形成する工程を含むこと
を特徴とするものである。
め、本発明は、一導電型のベース領域を有するバイポー
ラトランジスタと、一導電型のゲート電極を有する一導
電極性のＭＯＳＦＥＴと逆導電型のゲート電極を有する
逆導電極性のＭＯＳＦＥＴによって構成されたＣＭＯＳ
ＦＥＴを含む半導体装置の製造方法において、前記バイ
ポーラトランジスタのベース領域に選択的に耐酸化膜を
形成する工程と、前記耐酸化膜にエミッタ開口部を形成
する工程と、多結晶シリコンよりなるエミッタ電極及び
ゲート電極を選択的に形成する工程と、逆導電極性のＭ
ＯＳＦＥＴ及びバイポーラトランジスタを形成する領域
に選択的に高濃度の逆導電型の不純物をイオン注入し
て、ゲート電極及びエミッタ電極のドープとＭＯＳＦＥ
Ｔのソース・ドレイン領域の形成を行う工程と、酸化性
雰囲気で熱処理し、エミッタ拡散層を形成すると共に逆
導電型にドープされた各領域に相対的に厚い熱酸化膜を
形成する工程と、前記耐酸化膜の露出した領域を選択的
に除去する工程と、全面に高濃度の一導電型の不純物を
イオン注入して外部ベース領域と一導電極性のＭＯＳＦ
ＥＴのソース・ドレイン領域を形成する工程を含むこと
を特徴とするものである。
【００１１】
【作用】上記本発明の半導体装置の製造方法によれば、
両方の導電型のソース・ドレイン領域と外部ベース領域
とエミッタ電極とエミッタ拡散層及び両方の導電型のゲ
ート電極形成のための不純物の導入工程が２回で済み、
更にエミッタ電極とゲート電極が同時に形成され、Ｐ型
とＮ型の高濃度不純物の打ち分けが自己整合的に行える
ので、フォト工程が少なく、更にエミッタ電極と外部ベ
ース領域が自己整合的に形成されるので、高性能なＢｉ
−ＣＭＯＳ半導体装置を少ない工程数で製造することが
できる。
両方の導電型のソース・ドレイン領域と外部ベース領域
とエミッタ電極とエミッタ拡散層及び両方の導電型のゲ
ート電極形成のための不純物の導入工程が２回で済み、
更にエミッタ電極とゲート電極が同時に形成され、Ｐ型
とＮ型の高濃度不純物の打ち分けが自己整合的に行える
ので、フォト工程が少なく、更にエミッタ電極と外部ベ
ース領域が自己整合的に形成されるので、高性能なＢｉ
−ＣＭＯＳ半導体装置を少ない工程数で製造することが
できる。
【００１２】
【実施例】次に実施例について説明する。図１〜図７
は、本発明に係る半導体装置の製造方法の一実施例を説
明するための製造工程を示す図である。まず図１に示す
ように、半導体基板１にバイポーラトランジスタの高濃
度コレクタ領域及びＰチャネルＭＯＳＦＥＴの埋め込み
拡散層となるＮ型高濃度埋め込み層２と、バイポーラト
ランジスタの埋め込み分離領域及びＮチャネルＭＯＳＦ
ＥＴの埋め込み拡散層となるＰ型高濃度埋め込み層３を
形成した後、Ｎ型低濃度エピタキシャル層４を形成し、
更にＰチャネルＭＯＳＦＥＴのウェル領域となるＮ型低
濃度拡散層５とＮチャネルＭＯＳＦＥＴのウェル領域及
びバイポーラトランジスタの分離領域となるＰ型低濃度
拡散層６を形成する。次に図２に示すように、バイポー
ラトランジスタのＮ型高濃度コレクタ領域７，フィール
ド酸化膜８，バイポーラトランジスタのＰ型ベース領域
９及び熱酸化膜10を順次形成する。次いで図３に示すよ
うに、バイポーラトランジスタのベース領域９に選択的
にシリコン窒化膜11を形成し、これをマスクとしてＭＯ
ＳＦＥＴの素子領域の熱酸化膜10を除去した後ゲート酸
化膜12を形成し、更に薄い第１の多結晶シリコン膜13を
全面に形成する。
は、本発明に係る半導体装置の製造方法の一実施例を説
明するための製造工程を示す図である。まず図１に示す
ように、半導体基板１にバイポーラトランジスタの高濃
度コレクタ領域及びＰチャネルＭＯＳＦＥＴの埋め込み
拡散層となるＮ型高濃度埋め込み層２と、バイポーラト
ランジスタの埋め込み分離領域及びＮチャネルＭＯＳＦ
ＥＴの埋め込み拡散層となるＰ型高濃度埋め込み層３を
形成した後、Ｎ型低濃度エピタキシャル層４を形成し、
更にＰチャネルＭＯＳＦＥＴのウェル領域となるＮ型低
濃度拡散層５とＮチャネルＭＯＳＦＥＴのウェル領域及
びバイポーラトランジスタの分離領域となるＰ型低濃度
拡散層６を形成する。次に図２に示すように、バイポー
ラトランジスタのＮ型高濃度コレクタ領域７，フィール
ド酸化膜８，バイポーラトランジスタのＰ型ベース領域
９及び熱酸化膜10を順次形成する。次いで図３に示すよ
うに、バイポーラトランジスタのベース領域９に選択的
にシリコン窒化膜11を形成し、これをマスクとしてＭＯ
ＳＦＥＴの素子領域の熱酸化膜10を除去した後ゲート酸
化膜12を形成し、更に薄い第１の多結晶シリコン膜13を
全面に形成する。
【００１３】次に図４に示すようにエミッタ開口部14を
形成した後、全面に第２の多結晶シリコンを堆積し、更
にこの第２の多結晶シリコン及び前記第１の多結晶シリ
コン膜13をエッチングすることによって、エミッタ電極
15とゲート電極16を形成する。このときゲート電極16及
び開口部分を除くエミッタ電極15は、第２の多結晶シリ
コンと先に形成された第１の多結晶シリコン膜13との２
層膜構成となる。このように、ゲート酸化膜12が薄い多
結晶シリコン膜13で保護された状態でエミッタ開口部14
が形成されるので、このエミッタ開口部形成工程でゲー
ト酸化膜12が汚染されることはない。これに加えて、エ
ミッタ電極15が熱酸化膜10とシリコン窒化膜11によって
分離されるため、これらの膜10，11を比較的厚く形成す
ることで、ゲート酸化膜にエミッタ開口部を形成する場
合と比較して、エミッタ電極15とベース領域９の寄生容
量を小さくすることができる。
形成した後、全面に第２の多結晶シリコンを堆積し、更
にこの第２の多結晶シリコン及び前記第１の多結晶シリ
コン膜13をエッチングすることによって、エミッタ電極
15とゲート電極16を形成する。このときゲート電極16及
び開口部分を除くエミッタ電極15は、第２の多結晶シリ
コンと先に形成された第１の多結晶シリコン膜13との２
層膜構成となる。このように、ゲート酸化膜12が薄い多
結晶シリコン膜13で保護された状態でエミッタ開口部14
が形成されるので、このエミッタ開口部形成工程でゲー
ト酸化膜12が汚染されることはない。これに加えて、エ
ミッタ電極15が熱酸化膜10とシリコン窒化膜11によって
分離されるため、これらの膜10，11を比較的厚く形成す
ることで、ゲート酸化膜にエミッタ開口部を形成する場
合と比較して、エミッタ電極15とベース領域９の寄生容
量を小さくすることができる。
【００１４】次に図５に示すように、Ｎウェルの領域に
形成したレジストパターン17をマスクとして高濃度の砒
素をイオン注入して、ＮチャネルＭＯＳＦＥＴのＮ型ソ
ース・ドレイン領域18とコレクタコンタクト領域19を形
成すると共に、エミッタ電極15及びＮチャネルＭＯＳＦ
ＥＴのゲート電極16を高濃度のＮ型にドープする。この
とき、イオン注入の飛程をシリコン窒化膜11及び熱酸化
膜10よりも十分に小さくすることで、ベース領域９への
砒素の注入を防止することができる。
形成したレジストパターン17をマスクとして高濃度の砒
素をイオン注入して、ＮチャネルＭＯＳＦＥＴのＮ型ソ
ース・ドレイン領域18とコレクタコンタクト領域19を形
成すると共に、エミッタ電極15及びＮチャネルＭＯＳＦ
ＥＴのゲート電極16を高濃度のＮ型にドープする。この
とき、イオン注入の飛程をシリコン窒化膜11及び熱酸化
膜10よりも十分に小さくすることで、ベース領域９への
砒素の注入を防止することができる。
【００１５】次に図６に示すように、酸化性雰囲気で熱
処理することによって、エミッタ開口部14を介してエミ
ッタ電極15から砒素を拡散させて、エミッタ拡散層20を
形成する。このときＮ型高濃度不純物がドープされたＮ
チャネルＭＯＳＦＥＴのゲート電極16及びエミッタ電極
15に、このＮ型高濃度不純物がドープされていないＰチ
ャネルＭＯＳＦＥＴのゲート電極16と比べて厚い熱酸化
膜21が形成される。またＭＳＯＦＥＴのソース・ドレイ
ン領域とコレクタコンタクト領域の酸化膜も厚くなる
が、Ｎ型の高濃度不純物がドープされたＮチャネルＭＯ
ＳＦＥＴのソース・ドレイン領域18及びコレクタコンタ
クト領域19は、これがドープされていないＰチャネルＭ
ＯＳＦＥＴのソース・ドレイン形成領域と比べて厚い熱
酸化膜22が形成される。また、ベース領域９にはシリコ
ン窒化膜11が形成されているので、この領域が酸化され
ることはない。
処理することによって、エミッタ開口部14を介してエミ
ッタ電極15から砒素を拡散させて、エミッタ拡散層20を
形成する。このときＮ型高濃度不純物がドープされたＮ
チャネルＭＯＳＦＥＴのゲート電極16及びエミッタ電極
15に、このＮ型高濃度不純物がドープされていないＰチ
ャネルＭＯＳＦＥＴのゲート電極16と比べて厚い熱酸化
膜21が形成される。またＭＳＯＦＥＴのソース・ドレイ
ン領域とコレクタコンタクト領域の酸化膜も厚くなる
が、Ｎ型の高濃度不純物がドープされたＮチャネルＭＯ
ＳＦＥＴのソース・ドレイン領域18及びコレクタコンタ
クト領域19は、これがドープされていないＰチャネルＭ
ＯＳＦＥＴのソース・ドレイン形成領域と比べて厚い熱
酸化膜22が形成される。また、ベース領域９にはシリコ
ン窒化膜11が形成されているので、この領域が酸化され
ることはない。
【００１６】次に図７に示すように、熱リン酸による処
理によって、ベース領域９に形成されたシリコン窒化膜
11のうち、エミッタ電極15に覆われていない露出した部
分を選択的に除去した後、全面に高濃度のＢＦ2 をイオ
ン注入して、Ｐ型外部ベース領域23とＰチャネルＭＯＳ
ＦＥＴのＰ型ソース・ドレイン領域24を形成すると共
に、ＰチャネルＭＯＳＦＥＴのゲート電極16を高濃度の
Ｐ型にドープする。このとき、注入されるＢＦ2 の飛程
を小さくすることによって、先に酸化性雰囲気の熱処理
によって厚い熱酸化膜21，22が形成されたＮ型の高濃度
不純物がドープされた領域に、ＢＦ2 が注入されるのを
防ぐことができる。この後は、通常の層間絶縁膜及び配
線層の形成工程を経て半導体装置を完成させる。
理によって、ベース領域９に形成されたシリコン窒化膜
11のうち、エミッタ電極15に覆われていない露出した部
分を選択的に除去した後、全面に高濃度のＢＦ2 をイオ
ン注入して、Ｐ型外部ベース領域23とＰチャネルＭＯＳ
ＦＥＴのＰ型ソース・ドレイン領域24を形成すると共
に、ＰチャネルＭＯＳＦＥＴのゲート電極16を高濃度の
Ｐ型にドープする。このとき、注入されるＢＦ2 の飛程
を小さくすることによって、先に酸化性雰囲気の熱処理
によって厚い熱酸化膜21，22が形成されたＮ型の高濃度
不純物がドープされた領域に、ＢＦ2 が注入されるのを
防ぐことができる。この後は、通常の層間絶縁膜及び配
線層の形成工程を経て半導体装置を完成させる。
【００１７】このように本発明の製造方法においては、
ベース領域９を形成してからＣＭＯＳＦＥＴ及びバイポ
ーラトランジスタを形成するまでに必要なレジストパタ
ーン形成工程は、ベース領域９に選択的にシリコン窒化
膜11を形成する工程と、エミッタ開口部14を形成する工
程と、ゲート電極16及びエミッタ電極15を形成する工程
と、Ｎ型高濃度不純物をドープするための工程の４回で
済み、更にエミッタ電極15とゲート電極16の不純物のド
ープが同時になされるため、高濃度不純物の導入工程が
２回で済むなど、工程数を従来の製造方法と比べて削減
することができる。加えて本発明の方法においては、外
部ベース領域23がエミッタ電極15に対して自己整合的に
形成されるので、ベース抵抗の小さい高性能なバイポー
ラトランジスタを形成することができる。
ベース領域９を形成してからＣＭＯＳＦＥＴ及びバイポ
ーラトランジスタを形成するまでに必要なレジストパタ
ーン形成工程は、ベース領域９に選択的にシリコン窒化
膜11を形成する工程と、エミッタ開口部14を形成する工
程と、ゲート電極16及びエミッタ電極15を形成する工程
と、Ｎ型高濃度不純物をドープするための工程の４回で
済み、更にエミッタ電極15とゲート電極16の不純物のド
ープが同時になされるため、高濃度不純物の導入工程が
２回で済むなど、工程数を従来の製造方法と比べて削減
することができる。加えて本発明の方法においては、外
部ベース領域23がエミッタ電極15に対して自己整合的に
形成されるので、ベース抵抗の小さい高性能なバイポー
ラトランジスタを形成することができる。
【００１８】
【発明の効果】以上実施例に基づいて説明したように、
本発明によれば、ベース抵抗が小さく多結晶シリコンよ
りなるエミッタ電極を有するバイポーラトランジスタ
と、Ｐ型多結晶シリコンよりなるＰチャネルＭＯＳＦＥ
Ｔのゲート電極を有するＣＭＯＳＦＥＴを含む高性能な
Ｂｉ−ＣＭＯＳ半導体装置を、少ない工程数で容易に製
造することができる。
本発明によれば、ベース抵抗が小さく多結晶シリコンよ
りなるエミッタ電極を有するバイポーラトランジスタ
と、Ｐ型多結晶シリコンよりなるＰチャネルＭＯＳＦＥ
Ｔのゲート電極を有するＣＭＯＳＦＥＴを含む高性能な
Ｂｉ−ＣＭＯＳ半導体装置を、少ない工程数で容易に製
造することができる。
【図１】本発明に係る半導体装置の製造方法の一実施例
を説明するための製造工程を示す図である。
を説明するための製造工程を示す図である。
【図２】図１に示した製造工程に続く製造工程を示す図
である。
である。
【図３】図２に示した製造工程に続く製造工程を示す図
である。
である。
【図４】図３に示した製造工程に続く製造工程を示す図
である。
である。
【図５】図４に示した製造工程に続く製造工程を示す図
である。
である。
【図６】図５に示した製造工程に続く製造工程を示す図
である。
である。
【図７】図６に示した製造工程に続く製造工程を示す図
である。
である。
【図８】従来の半導体装置の製造方法の一例を説明する
ための製造工程を示す図である。
ための製造工程を示す図である。
【図９】図８に示した製造工程に続く製造工程を示す図
である。
である。
【図10】図９に示した製造工程に続く製造工程を示す図
である。
である。
【図11】図10に示した製造工程に続く製造工程を示す図
である。
である。
【図12】図11に示した製造工程に続く製造工程を示す図
である。
である。
【図13】図12に示した製造工程に続く製造工程を示す図
である。
である。
１ 半導体基板
２ Ｎ型高濃度埋め込み層
３ Ｐ型高濃度埋め込み層
４ Ｎ型低濃度エピタキシャル層
５ Ｎ型低濃度拡散層
６ Ｐ型低濃度拡散層
７ Ｎ型高濃度コレクタ領域
８ フィールド酸化膜
９ Ｐ型ベース領域
10 熱酸化膜
11 シリコン窒化膜
12 ゲート酸化膜
13 薄い第１の多結晶シリコン膜
14 エミッタ開口部
15 エミッタ電極
16 ゲート電極
17 レジストパターン
18 Ｎ型ソース・ドレイン領域
19 コレクタコンタクト領域
20 エミッタ拡散層
21 熱酸化膜
22 熱酸化膜
23 Ｐ型外部ベース領域
24 Ｐ型ソース・ドレイン領域
Claims (2)
- 【請求項１】 一導電型のベース領域を有するバイポー
ラトランジスタと、一導電型のゲート電極を有する一導
電極性のＭＯＳＦＥＴと逆導電型のゲート電極を有する
逆導電極性のＭＯＳＦＥＴによって構成されたＣＭＯＳ
ＦＥＴを含む半導体装置の製造方法において、前記バイ
ポーラトランジスタのベース領域に選択的に耐酸化膜を
形成する工程と、前記耐酸化膜にエミッタ開口部を形成
する工程と、多結晶シリコンよりなるエミッタ電極及び
ゲート電極を選択的に形成する工程と、逆導電極性のＭ
ＯＳＦＥＴ及びバイポーラトランジスタを形成する領域
に選択的に高濃度の逆導電型の不純物をイオン注入し
て、ゲート電極及びエミッタ電極のドープとＭＯＳＦＥ
Ｔのソース・ドレイン領域の形成を行う工程と、酸化性
雰囲気で熱処理し、エミッタ拡散層を形成すると共に逆
導電型にドープされた各領域に相対的に厚い熱酸化膜を
形成する工程と、前記耐酸化膜の露出した領域を選択的
に除去する工程と、全面に高濃度の一導電型の不純物を
イオン注入して外部ベース領域と一導電極性のＭＯＳＦ
ＥＴのソース・ドレイン領域を形成する工程を含むこと
を特徴とする半導体装置の製造方法。 - 【請求項２】 前記耐酸化膜にエミッタ開口部を形成す
る工程に先立って、少なくともＭＯＳＦＥＴを形成する
領域にゲート酸化膜を形成する工程と、全面に薄い多結
晶シリコン膜を形成する工程と、少なくともバイポーラ
トランジスタを形成する領域の前記多結晶シリコン膜を
選択的に除去する工程を有することを特徴とする請求項
１記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18044191A JPH056961A (ja) | 1991-06-26 | 1991-06-26 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18044191A JPH056961A (ja) | 1991-06-26 | 1991-06-26 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH056961A true JPH056961A (ja) | 1993-01-14 |
Family
ID=16083293
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18044191A Withdrawn JPH056961A (ja) | 1991-06-26 | 1991-06-26 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH056961A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08274201A (ja) * | 1995-03-30 | 1996-10-18 | Nec Corp | 半導体集積回路装置およびその製造方法 |
| WO2003015162A3 (de) * | 2001-08-07 | 2003-10-30 | Infineon Technologies Ag | Verfahren zum parallelen herstellen eines mos-transistors und eines bipolartransistors |
| KR100408000B1 (ko) * | 2001-12-26 | 2003-12-01 | 주식회사 하이닉스반도체 | 반도체 소자 형성 방법 |
| US8110463B2 (en) | 2008-02-01 | 2012-02-07 | Sanyo Electric Co., Ltd. | Method of fabricating semiconductor device |
-
1991
- 1991-06-26 JP JP18044191A patent/JPH056961A/ja not_active Withdrawn
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08274201A (ja) * | 1995-03-30 | 1996-10-18 | Nec Corp | 半導体集積回路装置およびその製造方法 |
| WO2003015162A3 (de) * | 2001-08-07 | 2003-10-30 | Infineon Technologies Ag | Verfahren zum parallelen herstellen eines mos-transistors und eines bipolartransistors |
| US7005337B2 (en) | 2001-08-07 | 2006-02-28 | Infineon Technologies Ag | Method for a parallel production of an MOS transistor and a bipolar transistor |
| US7018884B2 (en) | 2001-08-07 | 2006-03-28 | Infineon Technologies Ag | Method for a parallel production of an MOS transistor and a bipolar transistor |
| KR100408000B1 (ko) * | 2001-12-26 | 2003-12-01 | 주식회사 하이닉스반도체 | 반도체 소자 형성 방법 |
| US8110463B2 (en) | 2008-02-01 | 2012-02-07 | Sanyo Electric Co., Ltd. | Method of fabricating semiconductor device |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19980903 |