JPH0570182B2

JPH0570182B2 -

Info

Publication number: JPH0570182B2
Application number: JP8549190A
Authority: JP
Inventors: Korin Dan Jeimuzu
Original assignee: Gould Inc
Current assignee: Gould Inc
Priority date: 1984-03-10
Filing date: 1985-03-11
Publication date: 1993-10-04
Also published as: GB8406322D0; JPS61856A

Description

【発明の詳細な説明】技術分野本発明は、それぞれ同一データにアクセス可能
な、二つ、又は、それ以上の処理装置を含むデー
タ処理システムに関するものである。各データ処
理装置は、実質的に独立したコンピユータとして
構成してもよいし、或いは、一つ、又は、それ以
上の他の処理装置と対話可能な構成としてもよ
い。いずれの型式のデータ処理装置も、以下に於
いては“ノード”と呼称し、二つ、又は、それ以
上のノードがアクセス可能なデータは、以下の説
明では“共用データ”と呼称する。

従来技術例えば、飛行用シミユレータに使用される公知
のシステムの一例においては、共用データは、二
つ、又は、それ以上のノードにアクセス可能な共
通データ記憶装置に記憶される。各ノードには、
又、そのノードのみがアクセス可能なデータを保
持する、それ自身の局部的記憶装置を設けてもよ
い。この種システムの問題点は、ノードが共用記
憶装置へのアクセスの為に競合する必要があるの
で、各々共通記憶装置内の共用データの同一項目
に同時にアクセスを試みる、二つ、又は、それ以
上のノード間で衝突を生じる可能性があるという
事である。

更に、共用記憶装置と、比較的離れたノードと
の間で、可なりの伝達遅れがあることである。そ
の結果、共用データへのアクセスが非常に遅くな
る場合がある。

米国特許明細書第3889237号には、各ノードが、
その局部記憶装置内に、共用データの複製コピー
を受け入れる様に構成した２ノードシステムが開
示されている。両方のコピーを確実に一致せしめ
る為に、各ノードは、共用データの新しい値を、
同時に、両記憶装置に書き込み得る様に、他方の
ノードの局部記憶装置に直接アクセス可能とす
る。上記従来のシステムの問題点は、両ノード
が、同時に共用データの同一項目にアクセスを試
みると、ノード間に衝突を生じるので、各ノード
は、処理を継続する前に、局部記憶装置の共用デ
ータ部への全ての書き込みが終了する迄待つ必要
があることである。この為にシステムの効率が大
幅に低下すると共に、このシステムを、２ノード
以上に発展せしめることが極めて困難になる。

一方、欧州特許明細書第0092895号には、各ノ
ードが、内部に共用データを記憶しているそれ自
身の局部記憶装置を有する、別のシステムが開示
されている。ノードは、データ伝送リンクで相互
に連結され、一つのノードが、その局部記憶装置
内のアドレス包含共用データに書き込みを行う時
はいつでも、その書き込みデータ及びアドレスを
含むメツセージを発生する。該メツセージは、リ
ンクに加えられ、他のノードは、その局部記憶装
置内の適当な共用データアドレスを更新するのに
その書き込みデータを使用する。各ノードは、共
用データアドレスに書き込み後は、処理を続け、
書き込みデータメツセージが、他のノードに達す
るのを待たない。リンクは、トークンリング
（token ring）として形成され、トークンは一つ
のみであるので、一度にリングにのせ得るのは、
一つのメツセージに限られる。

この様にして、各モードは、同一シーケンでメ
ツセージを受け取り、個々のノードが非同期的に
動作している場合でも、メツセージに時間的順序
を与えている。しかし、第１のノードが、第２の
ノードから書き込みデータメツセージを受け取
り、一方、該第１のノードは、未だ、伝送すべき
未決の書き込みデータを有している場合には、受
け取られるメツセージは、第２のノードによつて
すでに書き込まれたデータアドレスをオーバライ
ト（overwrite）する。上記データアドレスは、
更に、時間的順序の早い値によりオーバライトさ
れ、各ノードの共用データ記憶装置に記憶された
データは、一貫性がなくなる。この様な不便を防
止する為に、第２ノードの処理装置は、一つ、又
は、複数の未決メツセージの解決迄の間、停止さ
れる。この処理装置の停止により、明らかにシス
テムの作動速度が低下し、メツセージの取り扱い
数が非常に多い場合には、重大な問題となる。

飛行訓練用シミユレータ等の、実時間計算シス
テムでは、システムの作動速度が、基本的に重要
なものである。この点に関して、一連のノード
が、各々、特別な機能を行うが、その機能は、シ
ステム制御コンピユータにより課せられる時間フ
レームワーク内に限られる実時間システムが公知
である。これらのシステムの一例は、米国特許明
細書第4414624号及び第4351025号に開示されてい
る。

上記米国特許明細書第4414624号に於いては、
ノードの作動は、必要な処理に応じて、制御用コ
ンピユータにより予め設定される。各フレームの
始めに、処理に利用し得る時間を設定する為に、
時間制御ワードが各ノードに伝達される。各ノー
ドは、共用データの為の局部記憶装置を有し、同
時に、他のノードの局部記憶装置のいずれか、又
は、全てに、総括的に書き込むことが出来る。全
てのデータは、先ず、共通共憶装置に書き込ま
れ、ついで、所要データが、共通記憶装置から、
局部記憶装置へと読み出される。この様に、局部
記憶装置内でのデータ項目の各々の更新には、共
通記憶装置への書き込みステツプと、局部記憶装
置への読み出しステツプの両ステツプを必要とす
る。このことにより、システムの作動スピードが
低下する。

一方、米国特許明細書第4351025号に於いては、
ノードの実時間操作と、システム制御コンピユー
タのそれが、重なることなしにインタリーブさ
れ、ノードからの書き込みデータは、システム制
御コンピユータの作動時間セグメントの間に配分
される。上記構成は、比較的実施するのが容易で
あるが、システムの二つの部分が、連続的ではな
く、交互に作動するので、作動速度が比較的低
い。

上述の様に、実時間システムを含む従来のシス
テムでは、別々の局部記憶装置内での、共用デー
タの一貫性を維持する為、厳格な操作基準が設定
されており、その為必然的に、システムの速度及
び融通性が制限されることになる。

発明の目的本発明は、上記従来のシステムの欠点に鑑みて
なされたものであつて、上述の如き問題点を除去
乃至緩和した実時間データ処理システムを提供す
ることをその目的とするものである。

本発明にかかる実時間データ処理装置は、第１
処理ノードと、第２処理ノードとの間に反射メモ
リーバス手段１８を設け、該第１及び第２処理ノ
ード間でデータ送信を行い、各処理ノードで実時
間データ処理が実行可能なデータ処理装置であつ
て、該第１処理ノードは、ａデータを運ぶ第１バス手段１２と、ｂ該第１バス手段１２に接続され、アドレス
を有するデータを処理・生成する第１演算ユ
ニツト１１と、ｃ該第１演算ユニツト１１で処理・生成され
たデータを該第１バス手段１２を介して受
け、与えられたアドレスに従つて記憶する第
１メモリー手段１６と、ｄ該第１バス手段１２に接続され、該第１演
算ユニツト１１から該第１メモリー手段１６
に送られるデータを感知すると共に、選ばれ
たデータのみを反射メモリーバス手段１８に
送り出す書き込みセンス手段１７とから成
り、該書き込みセンス手段１７は、 (i) 該第１演算ユニツト１１から該第一メモ
リー手段１６に送られるデータのアドレス
が第１所定範囲内にあるか否かを判断する
第１比較手段２１，２２，２３と、 (ii) 該第１比較手段２１，２２，２３によ
り、アドレスが第１所定範囲内にあると判
断されたデータのみを保持する第１保持手
段２０，２４と、 (iii) 該第１保持手段２０，２４により保持さ
れたデータを、与えられたアドレスと共
に、該反射メモリーバス手段１８に送り出
す送信手段２５，２６とから成る一方、該第２処理ノードは、ａ該反射メモリーバス手段１８に接続され、
該書き込みセンス手段１７から送り出された
データを感知すると共に、選ばれたデータの
みを取り込む読み取りセンス手段１７であつ
て、 (i) 該反射メモリーバス手段１８に送り出さ
れたデータをアドレスと共に受信する受信
手段２８，３０と、 (ii) 該受信手段２８，３０により受信された
データのアドレスが第２所定範囲内にある
か否かを判断する第２比較手段２９，３
０，３１と、 (iii) 該第２比較手段２９，３０，３１によ
り、アドレスが第２所定範囲内にあると判
断されたデータのみを保持する第２保持手
段２７，３２とから成るものと、ｂ該読み取りセンス手段１７により取り込ま
れたデータを記憶する第２メモリー手段１６
と、ｃ該第２メモリー手段１６に接続され、デー
タを運ぶ第２バス手段１２と、ｄ該第２バス手段１２に接続され、該第２メ
モリー手段１６からデータを受け、処理する
第２演算ユニツト１１から成り、第１処理ノードで生成されたデータのうち、
所定範囲内のアドレスを有するデータを即時に
第２処理ノードの該第２メモリー手段１６に記
憶し、該第２演算ユニツトで処理可能に設けた
ことを特徴とする実時間データ処理装置ノード
間の共用データを含むデータ記憶装置の各アド
レスは、唯一つのノード処理装置により書き込
まれるので、共用データが、使用不可にならな
い様に、メツセージ書き込みに割り当てられた
優先順を厳しく管理する必要がない。この為、
システムの作動速度を高め得るが、更に、複雑
な操作手順なしで標準的処理装置を用いて、比
較的多数のノードを並列に作動せしめることが
可能となる。かくして、広範囲の異なる実時間
システムの必要条件を、比較的容易に満足する
ことができる。例えば、本発明は、飛行用その
他のシミユレータ、行程管理システム、及び消
防システム等に応用出来るものである。

そのノードから発生したデータ書き込みメツセ
ージのアドレスを、前もつて設定したアドレスの
範囲と比較し、比較したアドレスが前もつて設定
した範囲内にある場合にのみ、データ書き込みメ
ツセージを、データリンクに転送する為に、各ノ
ードに対して、アドレス範囲比較器を設けるのが
望ましい。この様に、アドレス比較器は、共用デ
ータ内のどのアドレスが、各ノードにより書き込
み可能であるかを、効果的に決定する。更に、各
ノードに対して、別のアドレス比較器を設けて、
データリンクから受け取つたデータ書き込みメツ
セージのアドレスを、前もつて設定したアドレス
の範囲と比較し、比較したアドレスが、前もつて
設定したアドレスの範囲内にある場合にのみ、受
け取つたデータ書き込みメツセージを、局部デー
タ記憶装置に転送する様に構成してもよい。この
様に、更に設けたアドレス比較器は、データリン
クからデータを書き込み得る局部記憶装置内のア
ドレスを決定する。

ノードは、単一のデータリンク、又は、複数の
データリンクによつて、並列に接続することが出
来る。更に、より複雑なシステム構成を提供する
ことも可能である。例えば、ノードを複数のグル
ープに配列し、各グループ内のノードを、各デー
タリンクにより並列に接続し、少なくとも、ノー
ドの一つを、グループの二つに属する様に構成す
ることも可能である。この配列では、二つのグル
ープに属するノードでの共用データを受け取るデ
ータ記憶装置のセクシヨンは、複数のサブセクシ
ヨンに分けられ、その各々は、各グループのノー
ドと共用するデータを受け取る。データを、ノー
ドの二つのグループの間で共用する場合、一つの
サブセクシヨンから、他のサブセクシヨンへのデ
ータの転送を制御する為に、ソフトウエアを与え
る。

又、更に、データリンクに接続され、ノードに
より入出データを書き込み可能なメモリを設ける
のが望ましい。この目的の為のアドレスは、それ
からデータが読み出せ、それに、データリンクを
介してデータを書き込めるノードの局データ記憶
装置内に設けられる。

実施例以後、添付図面を参照しながら、本発明の好ま
しい実施例を詳述する。

第１図に示したものは従来公知のシステムであ
つて、グールド社コンピユータ・システム部より
製造販売されている32／27型コンピユータ
（GOULD Computer Systems Division32／
27Computer）に基づいて稼動するものである。
このシステムにおける中央演算装置（CPU）１
は、高速通信主母線であつて、「セルバス
（SELBUS）」として知られている26.6MB／秒コ
ンピユータバス２に接続されている。「インテー
グレーテツド・メモリー・モジユール
（Integrated Memory Module IMM）」３を用
いるデータ記憶装置は、IMBのメモリーと、対
応するメモリー制御用ロジツクとを備えている。
「アイ・オー・ピー（IOP）」装置４は、システム
用コンソール５をサポートする制御器であつて
IMB／秒マルチ・パーパス・バス（IMB／Sec
Multi Purpose Bus（MPBUS））」６の主制御器
である。

デイスクないしテープ制御器７の如きの高速装
置や高速装置用インターフエース（HSDI）８と
は、SELBUS２に接続されており、他方、CRT
端末機制御器９（８ライン非同期動作）、ライン
プリンター／フロツピーデイスク制御器１０など
の如きの低速周辺機器はMPBUS６に接続されて
いる。尚、「SELBUS」、「IMM」、「IOP」、
「MPBUS」、「IPU」、「HSDI」なる用語は、前述
のグールド社製32／27型コンピユータの構成部品
にそのメーカーが付した名称の略称であつて、構
成部品が同一であつても、メーカーが違えば異な
つた呼称が使われることもありうる。しかし、本
発明の説明においては、グールド社が用いている
各称（略称）を用いて説明する。

本発明によるシステムを第２図に示す。図示の
実施例におけるシステムは、グールド社製32／27
型コンピユータに基づく一連の演算ユニツト１１
を備えており、各演算ユニツト１１は、専用の
SELBUS１２を備えているとともに、他の演算
ユニツトとは非同期で動作する。この演算ユニツ
ト１１は周辺機器を駆動するようなことはしない
が、全ての支援用周辺機器を備えている別の演算
ユニツト１３に接続されている。また、各演算ユ
ニツト１１は、システムの特定の局面に係わる処
理を行うようになつており、例えばフライトシミ
ユレータの場合では、１つの演算ユニツト１１が
高度とかの運航上のパラメータを、別の演算ユニ
ツト１１は、推進力とかの航空エンジンのパラメ
ータを、更に別の演算ユニツト１１は、自動操縦
上のパラメータを演算するように割当てられてい
る。この演算ユニツト１１と別の演算ユニツト１
３、それに、データ記憶装置の如き関連装置と
が、本発明によるシミユレータのノードを構成し
ている。

演算ユニツト１１を含む演算ノードは周辺機器
を駆動するようなことはしないから、このノード
の所要の入出能力は限られており、従つて、全て
の入出力動作は演算ユニツト１３により低速にて
実行される。これにより、各演算ノードの得られ
る実時間計算能力を最大にすることができる。２
次アール・エス232チヤンネル（マルチプルア
ール・エス232ライン）（secondary
RS232channel（multiple RS232Lines））は、イ
ニシアライズ（初期設定）と制御機能のためのも
のであるとともに、システムが機能しなくなつた
場合、故障診断に使われる。

各CPU１１は、複数の物理的に類似のパラレ
ル・プロセツサー・ユニツト（Parallel
Processor Unit PPU）１４により拡張されてい
る。各PPU１４は、32／67型、32／77型、32／
87型グールド社製コンピユータに使われているグ
ールド・インターナル・プロセツサー・ユニツト
（GOULD Internal Processor Unit IPU）と類
似のものではあるが、各SELBUS１２につき２
つ以上の32／27型コンピユータが使えるように、
従来の技法により拡張してある。

アンアテンデツド・オペレータズ・コンソール
（Unattended Operators Console UOC）１５
は、各演算ユニツト１１と連係している。この
UOC１５は、周辺機器を駆動する場合に通常設
ける必要のあるMPBUSの必要性をなくすために
余分のロジツクを備えている点を除けば、IOP
（第１図参照）と同一である。

各演算ユニツト１１，１３のSELBUS１２は、
デユアル・ポートIMM（DPIMM）１６と、読み
書きセンス・ロジツク１７とを介して、
26.6MB／秒データリンク１８ないし反射メモリ
ーバスに接続されている。DPIMM１６はグール
ド社より販売されていて、通常は、例えば入出力
制御用の周辺機器と接続する第２ポートを備えて
いる。しかし、図示の実施例においては、本発明
により「反射メモリー」（reflective memory）
システムが設けられるようにこのDPIMM１６を
利用している。

図示の反射メモリーシステムの原理を説明すれ
ば、2MBのメモリーを有する各DPIMMデータ
記憶装置１６が所定の個所で論理的に隔離すなわ
ち区分されていて、この所定個所の片側すなわ
ち、所定個所から一方側のメモリセクシヨンに記
憶される全てのデータやプログラムは、DPIMM
記憶装置１６が設けられている演算ユニツト１１
または１３からSELBUS１２の区域内（local to
SELBUS１２）にあるが、反対側における全て
のデータとプログラムとは、バス１８を介して他
の演算ユニツト１１，１３と共用されるようにな
つている。読み書きセンス・ハードウエア１７
は、DPIMM１６の用途を、特定（内部用）／共
用システム（local／shared system）に変換す
る。この読み書きセンス／ロジツク・ユニツト１
７の各DPIMM１６の第２ポートに接続されてい
る。若しCPU１３，１１（または、PPU１４）
が対応するDPIMM１６の共用部におけるアドレ
スに書込みを行うと読み書きセンスハードウエア
１７とアドレスとによりこの書込み動作が検出さ
れることになり、よつて、データが反射メモリー
バス１８に出力される。すると、他の全てのノー
ド内のDPIMM記憶装置１６にこの共用データが
自動的に受入れて、メモリーに記憶させてしま
う。よつて、全てのDPIMM１６のメモリーに
は、全ての共用データのコピーが入ることにな
る。それ故、各演算ユニツトは、そのデータ記憶
装置（DPIMM１６）から直接必要なデータにア
クセスすることができる。このアクセスは、別の
プロセツサーも同じデータ記憶装置にアクセスし
ているから、遅れるようなことは決してありえな
い。

尚、２つないしそれ以上のプロセツサーが同一
データ項目を同時に処理しようとすることから、
それによる「衝突」をさけることは根本的に重要
なことである。この衝突の回避は、前述のように
読み書きセンス・ロジツク・ユニツト１７からシ
ステムの他のノードの夫々に単一の書込み命令を
出すように、その読み書きセンス・ロジツク・ユ
ニツト１７を用いることにより達成しうる。各ノ
ードにはそれ自体に独特なアドレス区画があるの
で、唯一のノードのみが、データ記憶装置の共用
データ部における各アドレスにデータを書き込む
ことができ、一つのデータ記憶装置１６における
データの項目のアドレスは、残る全てのデータ記
憶装置１６におけるデータの同一項目のアドレス
と同一である。よつて、全てのノードが全てのデ
ータ記憶装置１６の共用データ部に書込みを行う
ことができるものの、実際にそれが行なわれるト
ランザクシヨンは、データを書込むべきアドレス
が、システムを「マスター」たらしめているメモ
リーセグメント内にあるトランザクシヨンであ
る。例えば、フライト・プロセツサーよりなるフ
ライトシミユレータの場合では、そのプロセツサ
ーのみが、高度についての記憶値を実際に修正す
ることができる。何故ならば、高度は、プロセツ
サーのアドレスの枠内にあり、他のプロセツサー
のアドレスの枠からみればその外にあるからであ
る。換言すれば、他のプロセツサーは、高度につ
いての記憶値を読出すことはできるが、修正する
ことはできない。従つて、異なつたデータ記憶装
置における共用データに更新するに備えて同一時
間順に維持するのに複雑な手順を要することな
く、数値上の不一致を回避させることができる。

また、別の特徴として、読み書きセンス・ハー
ドウエア１７は、DPIMMのメモリー１６におけ
る入出力データに割当てたアドレスに対する入出
力読み書き要求を検出することができる。アドレ
スは、例えばフライトシミユレータの入出力リン
クの如きのユーザー用高速入出力装置と接続した
RAM１９におけるロケーシヨンをあらわす。こ
れでデータの高速獲得が可能である。（以前は、
DPIMM１６は入出力機能に使われていたが、そ
れも、個別的なデータ要素の伝達ではなくて、ブ
ロツクモード伝達において使われていた。）この
ような入出力をメモリー・マツプド入出力
（Memory Mapped input／output）と称する。

各ノードのSELBUS１２と反射メモリーバス
１８との間の信号のやりとりについて、第３図と
第４図とを参照しながら説明する。

各バス１２，１８には、並列データ、アドレ
ス、バス編成信号（bus organization signals）、
それに、バス制御信号が26.6MB／秒の速度で伝
送されている。このデータ速度は、40フイートの
バス長にわたつて維持することができるが、バス
長がこれより長ければ、例えばバス長が80フイー
トであれば、13.3MB／秒に減速させる必要があ
る。第３図はバス１８を概略的に図解したもので
あつて、32本のデータ線と、24本のアドレス線
と、９本のバス要求線と、９本のバス受付け線
（bus grant lines）と、４本のノード識別線
（node identity lines）と、制御線とからなる。
但し、制御線については、バス１８を介してのデ
ータの通信に適切なものとして２本しか図示して
いない。ノードは９つあることになるが、各ノー
ドに対応するバス要求線とバス受付線が割当てら
れているとともに、１つのノードはCPU１３よ
りなり、また、他の各ノードはCPU１１で構成
されている。

第４図は第２図における要部を詳しく図示した
ものであつて、バス１２とバス１８との間に接続
したDPIMM１６と読み書きセンス・ロジツク１
７の細部を示すものである。第４図の構成と連係
するノードプロセツサーがデータ記憶装置１６に
書込みを行うものとすると、書込むべきデータと
そのアドレスとはラツチ回路２０に、また、それ
を書込むべきアドレスはアドレス比較器２１に
夫々ロードされる。そこで、記憶装置１６にデー
タが首尾よく書込まれたとすると、「書込み成功」
信号が検出器２２に送られる。この「書込み成
功」信号は、従来例におけるのと全く同一の方法
でバス１２の制御線のいづれか一本を介して送ら
れる。比較器２１内では、送られてきたアドレス
と所定のアドレス範囲とが比較される。所定のア
ドレス範囲内にあるアドレスは、共用データに付
されるアドレスであり、所定のアドレス範囲外に
あるアドレスは、内部用データに付されるアドレ
スである。従つて、アドレスが比較器２１で設定
される所定範囲にない場合、それは局所的なもの
すなわち内部データであることを意味し、他のノ
ードと共用されることはない。他方、前述のアド
レスが前記所定範囲にあれば、比較器からアンド
ゲート２３に出力が出される。検出器２２もゲー
ト２３に出力をだすようになつているから、これ
によりラツチ回路２０を制御して、ラツチ回路２
０におけるアドレスとデータとが、前記アドレス
が設定範囲内にあり、しかも、「書込み成功」信
号が検出された時のみに限つて、先着先出レジス
ター２４（first in first out register（FIFO））
にロードされる。

FIFO２４は、通常は待ち行列には１つまたは
２つのメツセージしかないのではあるが、64の伝
送用メツセージの待ち行列を作ることができる。
60ないしそれ以上のメツセージの待ち行列が作ら
れた場合、「通信中」信号がシステムに対して出
されるので、バスアクセス要求を行うに当たつて
各ノードの優先順の重みを増加させる。また、
FIFOが伝送待ちのメツセージで満杯になると関
連するノードプロセツサーを中断させるのに適当
な回路が、図示こそしていないが、設けられてい
る。

FIFO２４が伝送用メツセージを記憶すると、
このことがバス要求ロジツク回路２５によつて検
出され、然る後、該回路２５より、バス１８の各
線にバス要求信号が出力される。このバス要求信
号はCPU１３（第２図）に送られて、バス１８
の動作を制御する。CPU１３は、所定の順序に
て１つずつ伝送すべきメツセージを有するノード
へのアクセスを許可するから、各ノードにおける
待ち行列の先頭メツセージは、バス１８の動作の
１サイクル中に伝送され、以後、同様にメツセー
ジが順次伝送される。従つて、然るべくしてバス
要求ロジツクがバス１８より「バス受付け」信号
を受信し、それに伴つて、FIFO２４におけるメ
ツセージを伝送器２６を介してバス１８に送り出
すようになる。

第４図の構成が伝送メツセージを受信するノー
ドであるとすれば、その伝送メツセージは下記の
如く取扱われる。即ち、CPU１３がバス要求を
受付け、それに伴つてバス１８の制御線のいづれ
か１本にクロツク信号が出力される。このクロツ
ク信号は、メツセージの伝送受信サイクルを開始
するのに使われるものであつて、メツセージが伝
送されると、従来公知のルーチン、例えばパリテ
イ・チエツクによりその有効性がCPU１３で判
断される。即ち、バスに送られたデータが有効と
判断されると「データ有効」信号がバス１８の他
の制御線に伝送される。従つて、伝送メツセージ
がクロツク信号と「データ有効」信号とにより挟
まれる（bracket）ことになる。

かくて、受信する演算ノードに伝送されたデー
タとアドレスとが、受信器２８を経てラツチ回路
２７にロードされるとともに、アドレスがアドレ
ス比較器２９にロードされる。「データ有効」信
号は、「データ有効」信号検出器３０で検出され
る。比較器２９と検出器３０の出力はアンドゲー
ト３１と接続されているとともに、比較器２９に
は、所定範囲のアドレス（データ記憶装置１６の
内部用データに割り当てられたアドレス以外のア
ドレス）が設定されている。従つて、受信したア
ドレスがこの範囲内にあると同時に、「データ有
効」信号が検出されれば、アンドゲート３１から
FIFO３２にラツチ回路２７におけるメツセージ
のデータが転送されることになる。FIFO３２に
おいては、記憶装置１６に書込むべきデータを含
めて64ままでのメツセージの待ち行列を記憶す
る。

FIFO３２に記憶装置１６に書込むべきメツセ
ージがあると、メリー内容転送要求が要求ロジツ
ク回路３３に対してなされ、かくて、回路３３は
記憶装置１６と連絡をとりあつて、記憶装置１６
から要求受付け信号を受信するようになる。これ
により、FIFO３２における待ち行列の先頭メツ
セージがリリースされ、かくて記憶装置１６の対
応アドレスにおける内容が更新される。

データ項目が出力される時間順
（chronologicalordes）とは別の順序で然るべく
記憶装置に書込むべきそのデータ項目を含む
FIFO２４，３２に有効数のメツセージが貯えら
れることがある。しかし、共用データの各アドレ
スがそれに特有の「マスター」ノードによつて書
き込まれること、それに、そのノードより出され
たメツセージがFIFO２４に集まつた後、FIFO２
４から時間順に伝送されることから、各メモリー
アドレスは夫々正しい順序で更新される。異なつ
たアドレスにおけるデータがいくらか時間順に従
わないこともありうるが、それも、記憶されてい
るパラメータの変化速度が実時間相互応答系
（real time interactive systems）においては、
システムの応答速度（interaction rate of the
system）に比べて遅いので、問題にならない。
従つて、システム設計者としては、時間順を維持
するのに要する精確な手順を課する必要はなな
く、アドレス比較器２１，２９を正確に設定する
だけで良い。よつて、本発明によるシステムは非
常に融通があり、例えばフライトシミユレーシヨ
ンの如き非常に複雑な実時間仕事を行う場合を想
定しただけでも、比較的容易にインプリメンテー
シヨンできるものである。

バス１８の４本のノード識別線（第３図）は、
バスに伝送されたメツセージを発したノードを識
別するのに使われる。この情報は、読み書きセン
ス・ロジツク１７（第４図）によりデータが処理
されるために必要なものではなく、バス１８にお
ける通信をモニターするのに使われる。従つて、
バス１８における故障や回線ふさがり
（bottlenecks）を容易に検出することができると
ともに、この余分の情報が得られれば、このよう
なトラブルを処理することもできる。

第５図から第７図には、３種類のシステム構成
の概略図で、いずれも本発明に係るものである。
第５図は、第２図のシステム構成図で、一連のノ
ードＮが単一の反射メモリーバスRM１により接
続されている。第６図は、第５図のシステム構成
と似ているが、並列な反射メモリーバスRM１及
びRM２で接続されている。この様な構成では、
通常、システムはバスRM１のみを用いて動作さ
れ、バスRM２は遊びの状態にあるが、バスRM
１に故障が生じると直ちにシステムはバスRM２
に乗り変えることができる。これ等バスの状態を
モニターし、RM１，RM２を独立構成とすれ
ば、フエイルセーフ式の自己修正装置を実現する
ことができる。更に、処理ノード自身を２組設
け、両者共、バスRM１，RM２に接続し、一方
は通常動作させ、他方は待機状態にすれば、一方
が故障した場合のシステム保障を確実にすること
ができる。

第５図、第６図の構成では、各反射メモリーバ
スは各ノードに接続されているので、最も離間し
たノード間でもバスの伝送範囲、典型的には
26.6MB／秒で40フイート、を越えることはでき
ない。ある場合、例えば、船上火災制御システム
で、たとえ一つのノードが完全に損傷されても、
システムの継続動作を望んだり、ノードを広く配
置することを望んだりする場合、ノード間を上述
の距離よりも広く離して設けることが好ましい。
そうすれば、局所的な損傷があつても、大多数の
ノードは損傷を受けることはない。第７図は、本
発明に係る構成を示し、これにより、最も近接し
て設けたノード間の距離をを、反射メモリーバス
の最大伝送範囲と等しくすることが可能となる。

第７図の構成では、一連の６つのノードＮ１か
らＮ６は、効果的に５組のペアＮ１，Ｎ２；Ｎ
２，Ｎ３；Ｎ１，Ｎ４；Ｎ２，Ｎ５及びＮ３，Ｎ
６で構成され、各ペアは、第２図で説明した順番
に従つて動作する。ノードの対は、夫々の反射メ
モリーバスRM１からRM５によりリンクされ
る。各ノードの記憶装置は局所データセクシヨン
及び共用データセクシヨンに分けられ、共用デー
タセクシヨンは更に、各反射メモリーバス専用サ
ブセクシヨンに細分化される。従つて、全てのノ
ードには共用データセクシヨンがあるが、ノード
Ｎ１ではそれが２つのブセクシヨンに、ノードＮ
２では３つのサブセクシヨンに、細分化されてい
る一方、ノードＮ４では全く細分化されていな
い。共用メモリの細分化されたサブセクシヨンの
それぞれには、第４図の回路２７から３３に相当
する読出センス回路を備えている。

ノードＮ１が共用すべきデータを出力したと仮
定すれば、そのデータは、全システムを通じ、ノ
ードＮ１のみがそれに書くことができる特別のア
ドレスを持つことになる。ノードＮ１は、そのデ
ータを共用メモリの各サブセクシヨンに書込みを
試みても、データに割当てられたアドレスが読出
センス論理回路のアドレス比較器により設定され
る範囲内である場合にのみ、その試みが成功す
る。そのデータが全てのサブセクシヨンに書込ま
れたとすれば、そのデータはノードＮ２及びＮ４
に伝送される。そして、ノードＮ２では、それ自
身の共用メモリに新規に書込まれたデータをノー
ドＮ３，Ｎ５に伝送するが、この場合、メモリー
バスRM１用として、割当てられたサブセクシヨ
ンにあるデータを、メモリーバスRM２用及び
RM４用として割当てられたそれぞれのサブセク
シヨンにコピーし、ソフトウエアによる制御によ
つてデータ伝送が行なわれる。続いてデータはノ
ードＮ３からノード６へ伝送される。各メモリー
ロケーシヨンは、単一のノードによつてのみ書込
みが可能なので、かなり簡単な手順でノード間の
データ伝送を行うことができる。図示の構成で
は、任意の２つのノード間のデータ伝路は１つし
かないが、必ずしもこれに限る必要はない。例え
ば、点線で示すようなメモリーバスRM６をノー
ドＮ４とＮ５との間に追加してもよい。もし、ノ
ードＮ１で発生したデータをノードＮ５の共用メ
モリーに書込むとすれば、そのデータをバスRM
１及びRM４を介して伝送し、それが成功しなか
つた場合は別のルートとしてバスRM３及びRM
６を介して伝送するようにソフトウエアを組むこ
とも可能である。データが書込まれた共用データ
メモリーのサブセクシヨンを制御するソフトウエ
アルーチンがあれば十分である。

第８図に示す構成は、第７図に示すものと似て
いるが、個々の反射メモリーバスにより互いに連
結されたペアのシングルノードより、９つのノー
ドから成るグループ内でノードは互いに連結さ
れ、各グループから選ばれた一つのノードに接続
される他の反射メモリーバスで、これ等のグルー
プは、ペアとなつて相互に連結される。第８図に
示す如く、各グループは、第２図で示したプロセ
ツサ・ユニツト１３を含むものと似たフロント・
エンド・プロセツサ・ノードFENを有し、それ
は反射メモリーバスRMGにより、第２図で示し
たプロセツサ・ユニツトと同様な８個のノードＮ
１からＮ８に相互に連結されている。ノードＮ８
は、反射メモリーバスRM１からRMnによりペ
アとなつて互いに連結され、第７図のノードＮ２
の場合と同様に「ソフトウエアの交換」として動
作する。

異なつた反射メモリーバス間での「ソフトウエ
アの交換」は、バス間にてのデータ伝送に幾分か
の遅延をもたらす。第９図は、「ソフトウエア交
換」に置換わる「リピータ（repeater）」を示し、
これにより自動的なハードウエア接続が達成さ
れ、データ伝送のスピードアツプを図ることがで
きる。

第９図において、図示するリピータはバスRM
２，RM３間のノードＮ８に置換るもので、第２
図及び第４図に示す読み書きセンス・ハードウエ
ア１７と類似の読み書きセンス・ハードウエアを
３セツト使用して構成される。各セツトは、読出
しセンス回路RSCと書込みセンス回路WSCを有
し、そしてその各ポートは反射メモリーバスに接
続され、各読出しセンス回路の出は、他の２つの
書込みセンス回路の入に接続される。各ポートは
それぞれ隔離されたアドレスを有し、その範囲
は、バス間のデータ伝送を要望に従つて制限す
る。従つて、リピーターは、バスに接続された他
のノードと全く同様に動作すると共に、リピータ
ーにより反射メモリーバスに伝送されるデータ
は、そのバス上の他の全てのノードから出された
データと全く同様に扱われる。データは、FIFO
回路によりリピーターでバツフアがかけられ、通
常のノードと同様に、バス・アクセスが制限され
る。バス間でのデータ伝送に関連する余分なソフ
トウエアは必要とせず、バス上の伝送量は、各読
み書きセンス回路から伝送されるデータのアドレ
スの範囲が選択され必須とされたものに限定され
る。従つて、システムは高速で動作することがで
き、伝送距離が長く、データ割合が比較的低いバ
スを容易に用いることができる。

リピーターを用いれば、待機システムの導入が
容易になる。又、そのシステムは常に完全に更新
されているので、本体に故障があればいつでも動
作することができる。なお、リピーター自身も複
製しておくことができる。

以上詳述した如く、本願発明は所期の目的を達
成するもので有意義なものである。

【図面の簡単な説明】

第１図は、従来のデータ処理システムの構成を
示す大略ブロツク図、第２図は、本発明にかかる
実時間データ処理システムの構成を示す大略ブロ
ツク図、第３図は、第２図に示すシステム内のデ
ータバスに形成した線を示す拡大図、第４図は、
第２図のシステムに用いられる読み取り／書き込
みハードウエアの構成を示す大略ブロツク図、第
５図乃至第９図は、本発明にかかるシステムの変
形例の構成を示す大略ブロツク図である。１…CPU、２，６，１２，１８…バス、３…
IMM、４…入出力装置、Ｎ１，Ｎ２，Ｎ３…ノ
ード。

Claims

【特許請求の範囲】１第１処理ノードと、第２処理ノードとの間に
反射メモリーバス手段１８を設け、該第１及び第
２処理ノード間でデータ送信を行い、各処理ノー
ドで実時間データ処理が実行可能なデータ処理装
置であつて、該第１処理ノードは、ａデータを運ぶ第１バス手段１２と、ｂ該第１バス手段１２に接続され、アドレス
を有するデータを処理・生成する第１演算ユ
ニツト１１と、ｃ該第１演算ユニツト１１で処理・生成され
たデータを該第１バス手段１２を介して受
け、与えられたアドレスに従つて記憶する第
１メモリー手段１６と、ｄ該第１バス手段１２に接続され、該第１演
算ユニツト１１から該第１メモリー手段１６
に送られるデータを感知すると共に、選ばれ
たデータのみを反射メモリーバス手段１８に
送り出す書き込みセンス手段１７とから成
り、該書き込みセンス手段１７は、 (i) 該第１演算ユニツト１１から該第一メモ
リー手段１６に送られるデータのアドレス
が第１所定範囲内にあるか否かを判断する
第１比較手段２１，２２，２３と、 (ii) 該第１比較手段２１，２２，２３によ
り、アドレスが第１所定範囲内にあると判
断されたデータのみを保持する第１保持手
段２０，２４と、 (iii) 該第１保持手段２０，２４により保持さ
れたデータを、与えられたアドレスと共
に、該反射メモリーバス手段１８に送り出
す送信手段２５，２６とから成る一方、該第２処理ノードは、ａ該反射メモリーバス手段１８に接続され、
該書き込みセンス手段１７から送り出された
データを感知すると共に、選ばれたデータの
みを取り込む読み取りセンス手段１７であつ
て、 (i) 該反射メモリーバス手段１８に送り出さ
れたデータをアドレスと共に受信する受信
手段２８，３０と、 (ii) 該受信手段２８，３０により受信された
データのアドレスが第２所定範囲内にある
か否かを判断する第２比較手段２９，３
０，３１と、 (iii) 該第２比較手段２９，３０，３１によ
り、アドレスが第２所定範囲内にあると判
断されたデータのみを保持する第２保持手
段２７，３２とから成るものと、ｂ該読み取りセンス手段１７により取り込ま
れたデータを記憶する第２メモリー手段１６
と、ｃ該第２メモリー手段１６に接続され、デー
タを運ぶ第２バス手段１２と、ｄ該第２バス手段１２に接続され、該第２メ
モリー手段１６からデータを受け、処理する
第２演算ユニツト１１から成り、第１処理ノードで生成されたデータのうち、
所定範囲内のアドレスを有するデータを即時に
第２処理ノードの該第２メモリー手段１６に記
憶し、該第２演算ユニツトで処理可能に設けた
ことを特徴とする実時間データ処理装置。２請求項１記載の実時間データ処理装置であつ
て、該第１処理ノードは、更に読み取りセンス手
段を有する一方、該第２処理ノードは更に書き込
みセンス手段を有し、該第２処理ノードで生成さ
れたデータを即時に第１処理ノードで処理可能に
設けたことを特徴とする実時間データ処理装置。３請求項１記載の実時間データ処理装置であつ
て、各メモリー手段１６に、区域内用のセクシヨ
ンと、共用セクシヨンに隔離されていて、該第１
メモリー手段１６に送られるデータが該共用セク
シヨンの所定アドレスに書き込まれれば、各書き
込みセンス手段１７は、そのデータを反射メモリ
ーバス手段１８に送り出すように構成したことを
特徴とするもの。４請求項２記載の実時間データ処理装置であつ
て、各メモリー手段１６は、区域内用のセクシヨ
ンと、共用セクシヨンに隔離されていて、該第１
メモリー手段１６に送られるデータが該共用セク
シヨンの所定アドレスに書き込まれれば、各書き
込みセンス手段１７は、その書き込み情報を反射
メモリーバス手段１８に送り出すよう構成したこ
とを特徴とするもの。