JPS61856A - 実時間デ−タ処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 技術分野 本発明は、それぞれ同一データにアクセス可能な、二つ
、又は、それ以上の処理装置を含むデータ処理システム
に関するものである。各データ処理装置は、実質的に独
立したコンピュータとして構成してもよいし、或いは、
一つ、又は、それ以上の他の処理装置と対話可能な構成
としてもよい。

いずれの型式のデータ処理装置も、以下に於いては“ノ
ード”と呼称し、二つ、又は、それ以上のノードがアク
セス可能なデータは、以下の説明では“共用データ”と
呼称する。

従来技術 例えば、飛行用シミュレータに使用される公知のシステ
ムの一例においては、共用データは、二つ、又は、それ
以上のノードにアクセス可能な共通データ記憶装置に記
憶される。各ノードには、又、そのノードのみがアクセ
ス可能なデータを保持する、それ自身の局部的記憶装置
を設けてもよい。この種システムの問題点は、ノードが
共用記憶装置へのアクセスの為に競合する必要があるの
で、各々共通記憶装置内の共用データの同一項目に同時
にアクセスを試みる、二つ、又は、それ以上のノード間
で衝突を生じる可能性があるという事である。

更に、共用記憶装置と、比較的離れたノードとの間で、
可なりの伝達遅れがあることである。その結果、共用デ
ータへのアクセスが非常に遅くなる場合がある。

米国特許明細書第３，８８９，２３７号には、各ノード
が、その局部記憶装置内に、共用データの複製コピーを
受け入れる様に構成した２ノードシ、ステムが開示され
ている。両方のコピーを確実に一致せしめる為に、各ノ
ードは、共用データの新しい値を、同時に、両記憶装置
に書き込み得る様に、他方のノードの局部記憶装置に直
接アクセス可能とする。」二記従来のシステムの問題点
は、両ノードが、同時に共用データの同一項目にアクセ
スを試みると、ノード間に衝突を生しるので、各ノード
は、処理を継続する前に、局部記憶装置の共用データ部
への全ての書き込みが終了する迄待つ必要があることで
ある。この為にシステムの効率が大幅に低下すると共に
、このシステムを、２ノ一ド以上に発展せしめることが
極めて困難になる。

一方、欧州特許明細書第０．０９２，８９５号には１、
各ノードが、内部に共用データを記憶しているそれ自身
の局部記憶装置を有する、別のシステムが開示されてい
る。ノードは、データ伝送リンクで相互に連結され、一
つのノードが、その局部記憶装置内のアドレス包含共用
データに書き込みを行う時はいつでも、その書き込みデ
ータ及びアドレスを含むメツセージを発生する。該メツ
セージは、リンクに加えられ、他のノードは、その局部
記憶装置内の適当な共用データアドレスを更新するのに
その書き込みデータを使用する。各ノードは、共用デー
タアドレスに書き込み後は、処理を続け、書き込みデー
タメツセージが、他のノードに達するのを待たない。リ
ンクは、トークンリング（ｔｏｋｅｎ　　ｒｉｎｇ）と
して形成され、トークンは一つのみであるので、一度に
リングにのせ得るのは、一つのメッセージに限られる。

この様にして、各モードは、同一　ンーケンでメツセー
ジを受け取り、個々のノードか非同期的に動作している
場合でも、メツセージに時間的順序を与えている。しか
し、第１のノードが、第２のノードから書き込みデータ
メツセージを受け取り、一方、該第１のノードは、未だ
、伝送すべき未決の書き込みデータを有している場合に
は、受け取られるメツセージは、第２のノードによって
すでに書き込まれたデータアドレスをオーバライド（ｏ
ｖｅｒｗｒｉｔｅ）する。上記データアドレスは、更に
、時間的順序の早い値によりオーバライドされ、各ノー
ドの共用データ記憶装置に記憶されたデータは、一貫性
がなくなる。この様な不便を防止する為に、第２ノード
の処理装置は、一つ、又は、複数の未決メツセージの解
決迄の間、停止される。

この処理装置の停止により、明らかにシステムの作動速
度が低下し、メツセージの取り扱い数が非常に多い場合
には、重大な問題となる。

飛行訓練用シミュレータ等の、実時間計算システムでは
、システムの作動速度が、基本的に重要なものである。

この点に関して、一連のノードが、各々、特別な機能を
行うが、その機能は、システム制御コンピュータにより
課せられる時間フレームワーク内に限られる実時間シス
テムが公知である。これらのシステムの一例は、米国特
許明細書第４，４１４．６２４号及び第４，３５１，０
２５号に開示されている。

上記米国特許明細書第４，４１４，６２４号に於いては
、ノードの作動は、必要な処理に応じて、制御用コンピ
ュータにより予め設定される。各フレームの始めに、処
理に利用し得る時間を設定する為に、時間制御ワードが
各ノードに伝達される。

各ノードは、共用データの為の局部記憶装置を有し、同
時に、他のノードの局部記憶装置のいずれか、又は、全
てに、総括的に書き込むことが出来る。全てのデータは
、先ず、共通記憶装置に書き込まれ、ついで、所要デー
タが、共通記憶装置から、局部記憶装置へと読み出され
る。この様に、局部記憶装置内でのデータ項目の各々の
更新には、共通記憶装置への書き込みステップと、局部
記憶装置への読み出しステップの両ステシブを必要とす
る。このことにより、システムの作動スピードが低下す
る。

一方、米国特許明細舎弟４，３５１．０２５号に於いて
は、ノードの実時間操作と、システム制御コンピュータ
のそれが、重なることなしにインタリーブされ、ノード
からの書き込みデータは、システム制御コンピュータの
作動時間セグメントの間に配分される。」二記構成は、
比較的実施するのが容易であるが、システムの二つの部
分が、連続的ではなく、交互に作動するので、作動速度
か比較的低い。

上述の様に、実時間システムを含む従来のシステムでは
、別々の局部記憶装置内での、共用データの一貫性を維
持する為、厳格な操作基準が設定されており、その為必
然的に、システムの速度及び融通性が制限されることに
なる。

発明の目的 本発明は、上記従来のシステムの欠点に鑑みてなされた
ものであって、上述の如き問題点を除去　−乃至緩和し
た実時間データ処理システムを提供することをその目的
とするものである。

本発明にかかる実時間データ処理装置は、少なくとも、
二つのノードと、各ノードに対するデータ記憶装置とを
設け、各データ記憶装置をセクションに仕切り、その第
１のセクションを、各ノードに局部的なデータの記憶の
為に予約し、第２のセクションを、ノード間に共用する
データの記憶の為に予約し、更に、ノードを互いに接続
するデータリンクと、そのノードがデータ記憶装置の第
２のセクションにアドレスを書き込む時はいつでも、そ
のアドレスに書き込まれるアドレスとデータよりなる書
き込みメツセージを発生する各ノードにおける手段と、
データリンクを介して、各ノードに、各発生メツセージ
を伝達する手段と、データ記憶装置の第２のセクション
の各アドレスに、そのアドレスの主ノードになる各ノー
ドを割り当てる手段と、データが割り当て主ノード以外
によって、データ記憶装置の第２のセクション内のいか
なるアドレスにも書き込まれるのを防止する手段とを設
けたことを特徴とするものである。　ノード間の共用デ
ータを含むデータ記憶装置の各アドレスは、唯一つのノ
ード処理装置により書き込まれるので、共用データが、
使用不可にならない様に、メツセージ書き込みに割り当
てられた優先順を厳しく管理する必要がない。この為、
システムの作動速度を高め得るが、更に、複雑な操作手
順なしで標準的処理装置を用いて、比較的多数のノード
を並列に作動せしめることが可能となる。かくして、広
範囲の異なる実時間システムの必要条件を、比較的容易
に満足することができる。例えば、本発明は、飛行用そ
の他のンミュレータ、行程管理システム、及び消防シス
テム等に応用出来るものである。

そのノードから発生したデータ書き込みメツセージのア
ドレスを、前もって設定したアドレスの範囲と比較し、
比較したアドレスが前もって設定した範囲内にある場合
にのみ、データ書き込みメツセージを、データリンクに
転送する為に、各ノードに対して、アドレス範囲比較器
を設けるのが望ましい。この様に、アドレス比較器は、
共用データ内のどのアドレスが、各ノードにより書・き
込み可能であるかを、効果的に決定する。更に、各ノー
ドに対して、別のアドレス比較器を設けて、データリン
クから受け取ったデータ書き込みメツセージのアドレス
を、前もって設定したアドレスの範囲と比較し、比較し
たアドレスが、前もって設定したアドレスの範囲内にあ
る場合にのみ、受け取ったデータ書き込みメツセージを
、局部データ記憶装置に転送する様に構成してもよい。

この様に、更に設けたアドレス比較器は、データリンク
からデータを書き込み得る局部記憶装置内のアドレスを
決定する。

ノードは、単一のデータリンク、又は、複数のデータリ
ンクによって、並列に接続することが出来る。更に、よ
り複雑なシステム構成を提供することも可能である。例
えば、ノードを複数のグループに配列し、各グループ内
のノードを、各データリンクにより並列に接続し、少な
くとも、ノ−ドの一つを、グループの二つに属する様に
構成することも可能である。この配列では、二つのグル
ープに属するノードての共用データを受け取るデータ記
憶装置のセクションは、複数のザブセクションに分けら
れ、その各々は、各グループのノードと共用するデータ
を受け取る。データを、ノードの二つのグループの間で
共用する場合、一つのザブセクションから、他のサブセ
クンヨンへのデータの転送を制御する為に、ソフトウェ
アを与える。

又、更に、データリンクに接続され、ノードにより入出
力データを書き込み可能なメモリを設けるのが望ましい
。この目的の為のアドレスは、それからデータが読み出
せ、それに、データリンクを介してデータを書き込める
ノードの局部データ記憶装置内に設けられる。

割檄鯉 以後、添付図面を参照しなから、本発明の好ましい実施
例を詳述する。

第１図に示したものは従来公知のシステムであって、グ
ールド社コンピュータ・システムズ部より製造販売され
ている３　２／２７型コンピユータ（ＧＯＵＬＤ　　Ｃ
ｏｍｐｕｔｅｒ　　Ｓｙｓｔｅｍｓ　　Ｄｉｖｉｓｉｏ
ｎ３２／　２７　Ｃｏｍｐｕｔｅｒ）に基づいて稼動す
るものである。

このシステムにおける中央演算装置（ＣＰ　Ｕ）　１は
、高速通信主母線であって、「セルバス（ＳＥＬＢＵＳ
）Ｊとして知られている２６．６ＭＢ／秒コンピュータ
バス２に接続されている。「インチ−グレーテッド・メ
モリー・モジュール（Ｉ　ｎｔｅｇｒａｔｅｄＭｅｍｏ
ｒｙ　　Ｍｏｄｕｌｅ　　Ｔ　ＭＭ）Ｊ３を用いるデー
タ記憶装置は、ＩＭＢのメモリーと、対応するメモリー
制御用ロジックとを備えている。「アイ・オー・ピー（
ｔｏｐ）ｊ装置４は、システム用コンソール５をサポー
トする制御器であってＩＭＢ／秒マルチ・パーパス・バ
ス（ＩＭＢ／Ｓｅｅ　　ＭｕｌｔｉＰｕｒｐｏｓｅ　　
Ｂｕｓ（ＭＰＢＵＳ））Ｊ６の主制御器である。

ディスクないしテープ制御器７の如きの高速装置や高速
装置用インターフェース（Ｈ８ＤＩ）８とは、５ＥＬＢ
ＵＳ２に接続されており、他方、ＣＲＴ端末機制御器９
（８ライン非同期動作）、ラインプリンター／フロッピ
ーディスク制御器ＩＯなどの如きの低速周辺機器はＭＰ
ＢＵＳ６に接続されている。尚、ｒｓＥＬＢＵｓＪ、ｒ
ＩＭＭＪ、ｒｌ　ＯＰＪ、ｒＭＰＢＵＳＪ、ｒＩＰＵＪ
、ｒｌ−ＩＳＤＩｊなる用語は、前述のグールド社製３
２／２７型コンピユータの構成部品にそのメーカーが付
した名称の略称であって、構成部品が同一であっても、
メーカーが違えば異なった呼称が使われることもありう
る。

しかし、本発明の説明においては、グールド社が用いて
いる名称（略称）を用いて説明する。

本発明によるシステムを第２図に示す。図示の実施例に
おけるシステムは、プールド社製３２／２７型コンピュ
ータに基づく一連の演算ユニット１１を備えており、各
演算ユニット１１は、専用の５ＥＬＢＵＳ　１２を備え
ているとともに、他の演算ユニットとは非同期で動作す
る。この演算ユニットｊｌは周辺機器を駆動するような
ことはしないが、全ての支援用周辺機器を備えている別
の演算ユニット１３に接続されている。また、各演算ユ
ニット１１は、システムの特定の局面に係わる処理を行
うようになっており、例えばフライトシミュレータの場
合では、１つの演算ユニット１１が高度とかの運航上の
パラメータを、別の演算ユニット１１は、推進力とかの
航空エンジンのパラメータを、更に別の演算ユニット１
１は、自動操縦上のパラメータを演算するように割当て
られている。この演算ユニット１１と別の演算ユニット
１３、それに、データ記憶装置の如き関連装置とが、本
発明によるシミュレータのノードを構成している。

演算ユニット１１を含む演算ノードは周辺機器を駆動す
るようなことはしないから、このノードの所要の入出力
能力は限られており、従って、全ての入出力動作は演算
ユニット１３により低速にて実行される。これにより、
各演算ノードの得られる実時間計算能力を最大にするこ
とができる。

２次アール・ニス２３２チヤンネル（マルチプルアール
−ニス２３２ライン）（ｓｅｃｏｎｄａｒｙ　　ＲＳ２
３２　ｃｈａｎｎｅｌ（ｍｕｌｔｉｐｌｅ　　ＲＳ　２
３２　Ｌ　１ｎｅｓ））は、イニシアライズ（初期設定
）と制御機能のためのものであるとともに、システムが
機能しなくなった場合、故障診断に使われる。

各ＣＰＵＩＩは、複数の物理的に類似のパラレル・プロ
セッサー・ユニット（Ｐ　ａｒａｌ　ｌｅｔ　　Ｐ　ｒ
ｏｃｅｓｓｏｒ　　Ｕｎｉｔ　　ＰＰＵ）１４により拡
張されている。

各ＰＰＵＩ４は、３２／６７型、３．２／７７型、３２
／８７型グ一ルド社製コンピュータに使われているグー
ルド・インターナル・プロセッサー・ユニット（Ｇ　Ｏ
Ｕ　Ｌ　Ｄ　　Ｉ　ｎｔｅｒｎａｌ　　Ｐ　ｒｏｃｅｓ
ｓｏｒＵｎｉｔ　　Ｉ　Ｐ　Ｕ）と類似のものではある
が、各５ＥＬＢＵＳ　１２につき２つ以上の３２／２７
型コンピユータが使えるように、従来の技法により拡張
しである。

アンアテンデッド・オペレータズ・コンソール（Ｕｎａ
ｔｔｅｎｄｅｄ　　０ｐｅｒａｔｏｒｓ　　Ｃｏｎ５ｏ
ｌｅ　　ＵＯＣ）１５は、各演算ユニット１１と連係し
ている。このＵＯＣＩ５は、周辺機器を駆動する場合に
通常設ける必要のあるＭＰＢＵＳの必要性をなくすため
に余分のロジックを備えている点を除けば、■ＯＰ（第
１図参照）と同一である。

各演算ユニット１１．１３の５ＥＬＢＵＳ　１２は、デ
ュアル・ボートＩ　ＭＭ（Ｄ　Ｐ　Ｉ’ＭＭ）　１６と
、読み書きセンス・ロジック１７とを介して、２６゜６
ＭＢ／秒データリンク１８ないし反射メモリーバスに接
続されている。ＤＰＩＭＭ１６はグールド社より販売さ
れていて、通常は、例えば入出力制御用の周辺機器と接
続する第２ボートを備えている。しかし、図示の実施例
においては、本発明により「反射メモリーＪ（ｒｅｆｌ
ｅｃｔｉｖｅ　　ｍｅｍｏｒｙ）システムが設！−１ら
れるようにこのＤＰＩＭＭ１６を利用している。

図示の反射メモリーシステムの原理を説明すれば、２Ｍ
Ｂのメモリーを有する各ＤＰＩＭＭデータ記憶装置１６
が所定の個所で論理的に隔離されていて、この所定個所
の片側における全てのデータとプログラムとは、ＤＰＩ
ＭＭ１６が設けられている演算ユニット１１または１３
の５ＥＬＢＵＳ１２の区域内（ｌｏｃａｌ　　ｔｏ　　
５ＥＬＢＵＳ　１２）にあるが、反対側における全ての
データとプログラムとは、バス１８を介して他の演算ユ
ニット１１゜１３と共用されるようになっている。読み
書きセンス・ハードウェア１７は、ＤＰＩＭＭ１６の用
途を、特定／共用システム（ｌｏｃａｌ／５ｈａｒｅｄ
　　５ｙｓｔｅｎ）に変換する。この読み書きセンス／
ロジック・ユニット１７は各ＤＰＩＭＭＩ６の第２ボー
トに接続されている。若しＣＰＵ１３，１１（または、
ＰＰＵ１４）が対応するＤＰＩＭＭ１６の共用部におけ
るアドレスに書込みを行うと読み書きセンスノ）−ドウ
エア１７とアドレスとによりこの書込み動作が検出され
ることになり、よって、データが反射メモリーバス１８
に出力される。すると、全てのＤＰＩＭＭ＋６がこのデ
ータを自動的に受入れて、メモリーに記憶させてしまう
。よって、全てのＤＰＩＭＭ１６のメモリーには、全て
の共用データのコピーが入ることになる。それ故、各演
算ユニットは、そのデータ記憶装置（ＤＰＩＭＭ＋６）
から直接必要なデータにアクセスすることができる。こ
のアクセスは、別のプロセッサーも同じデータ記憶装置
にアクセスしているから、遅れるようなことは決してあ
りえない。

尚、２つないしそれ以上のプロセッサーが同一データ項
目を同時に処理しようとすることから、それによる「衝
突」をさけることは根本的に重要なことである。この衝
突の回避は、前述のように読み書きセンス・ロジック・
ユニット１７からシステムの他のノードの夫々に単一の
書込み命令を出すように、その読み書きセンス・ロジッ
ク・ユニット■７を用いることにより達成しうる。各ノ
ードにはそれ自体に独特なアドレス区画があるので、唯
一のノードのみが、データ記憶装置の共用データ部にお
ける各アドレスにデータを書き込むことができ、一つの
データ記憶装置１６におけるデータの項目のアドレスは
、残る全てのデータ記憶装置１６におけるデータの同一
項目のアドレスと同一である。よって、全てのノードが
全てのデータ記憶装置１６の共用データ部に書込みを行
うことができるものの、実際にそれが行なわれるトラン
ザクションは、データを書込むべきアドレスが、システ
ムを「マスター」たらしめているメモリーセグメント内
にあるトランザクションである。例えば、フライト・プ
ロセッサーよりなるフライトシミュレータの場合では、
そのプロセッサーのみが、高度についての記憶値を実際
に修正することができる。何故ならば、高度は、プロセ
ッサーのアドレスの枠内にあり、他のプロセッサーのア
ドレスの枠からみればその外にあるからである。換言す
れば、他のプロセッサ〜は、高度についての記憶値を読
出ずことはできるが、修正することはできない。従って
、異なったデータ記憶装置における共用データに更新す
るに備えて同一時間順に維持するのに複雑な手順を要す
ることなく、数値上の不一致を回避させることができる
。

また、別の特徴として、読み書きセンス・ハードウェア
１７は、ＤＰＩＭＭのメモリー１６における入出力デー
タに割当てたアドレスに対する入出力読み書き要求を検
出することができる。アドレスは、例えばフライトシミ
ュレータの入出力リンクの如きのユーザー用高速人出力
装置と接続したＲＡＭ＋９におけるロケーションをあら
れす。

これでデータの高速獲得が可能である。（以前は、ＤＰ
ＩＭＭ＋６は入出力機能に使われていたが、それも、個
別的なデータ要素の伝達ではなくて、ブロックモード伝
達において使われていた。）このような入出力をメモリ
ー・マツブト入出力（Ｍｅｍｏｒｙ　　Ｍａｔ）ｐｅｄ
　　ｔｎｐｕｔｌｏｕｔｐｕｔ）と称する。

各ノードの５ＥＬＢＵＳ１２と反射メモリーバス１８と
の間の信号のやりとりについて、第３図と第４図とを参
照しながら説明する。

各バス１２，１１３には、並列データ、アドレス。

バス編成信号（ｂｕｓ　　ｏｒｇａｎｉｚａｔｉｏｎ　
　ｓｉｇｎａｌｓ）、それに、バス制御信号が２６．６
ＭＢ／秒の速度で伝送されている。このデータ速度は、
４０フイートのバス長にわたって維持することができる
が、バス長かこれより長ければ、例えばバス長が８０フ
イートであれば、１３．３ＭＢ／秒に減速させる必要が
ある。第３図はバス１８を概略的に図解したものであっ
て、３２本のデータ線と、２４本のアドレス線と、９本
のバス要求線と、９本のバス受付は線（ｂｕｓ　　ｇｒ
ａｎｔ　　１ｉｎｅｓ）と、４本のノード識別線（ｎｏ
ｄｅ　　１ｄｅｎｔｉｔｙ　　１ｉｎｅｓ）と、制御線
とからなる。但し、制御線については、バス１８を介し
てのデータの通信に適切なものとして２本しか図示して
いない。ノードは９つあることになるが、各ノードに対
応するバス要求線とバス受付線が割当てられているとと
もに、１つのノードはＣＰＵ１３よりなり、また、他の
各ノードはＣＰＵ１１で構成されている。

第４図は第２図における要部を詳しく図示したものであ
って、バス１２とバス１８との間に接続したＤＰＩＭＭ
＋６と読み書きセンス・ロジック１７の細部を示すもの
である。第４図の構成と連係するノードプロセッサーが
データ記憶装置１６に書込みを行うものとすると、書込
むべきデータとそのアドレスとはラッチ回路２０に、ま
た、それを書込むべきアドレスはアドレス比較器２１に
夫々ロードされる。そこで、記憶装置に６にデータが首
尾よく書込まれたとすると、「書込み成功」信号が検出
器２２に送られる。この「書込み成功」信号は、従来例
におけるのと全く同一の方法でバス１２の制御線のいづ
れか一本を介して送られる。

アドレスが比較器２１で設定される所定範囲にない場合
、それは局所的なものであることを意味し、他のノード
と共用されることはない。他方、前述のアドレスが前記
所定範囲にあれは、比較器からアンドゲート２３に出力
が出される。検出器２２もゲート２３に出力をだすよう
になっているから、これによりラッチ回路２０を制御し
て、ラッチ回路２０におけるアドレスとデータとが、前
記アドレスが設定範囲内にあり、しかも、「書込み成功
」信号が検出された時のみに限って、先着先出レジスタ
ー２４　ｔｈｉｒｓｔ　　ｉｎ　　ｆｉｒｓｔ　　ｏｕ
ｔ　　ｒｅｇｉｓｔｅｒ（ＦＩＦＯ））にロードされる
。

ＦＩＦＯ２４は、通常は待ち行列には１つまたは２つの
メツセージしかないのではあるが、６４の伝送用メツセ
ージの待ち行列を作ることができる。６０ないしそれ以
上のメツセージの待ち行列が作られた場合、「通信中」
信号がシステムに対して出されるので、バスアクセス要
求を行うに当たって各ノードの優先順の重みを増加させ
る。また、ＦＩＦＯが伝送待ちのメツセージで満杯にな
ると関連するノードプロセッサーを中断させるのに適当
な回路が、図示こそしていないが、設けられている。

ＦＩＦＯ２４が伝送用メツセージを記憶すると、このこ
とがバス要求ロジック回路２５に」二つて検出され、然
る後、該回路２５より、バス１８の各線にバス要求信号
が出力される。このバス要求信号はＣＰＵ１３（第２図
）に送られて、バス１８の動作を制御する。ＣＰＵ１３
は、所定の順序にて１つずつ伝送すべきメツセージを有
するノードへのアクセスを許可するから、各ノードにお
ける待ち行列の先頭メツセージは、バス１８の動作の１
サイクル中に伝送され、以後、同様にメツセージが順次
伝送される。従って、然るべくしてバス要求ロジックが
バス１８より「バス受付け」信号を受信し、それに伴っ
て、ＦＩＦＯ２４におけるメツセージを伝送器２６を介
してバス１８に送り出すようになる。

第４図の構成が伝送メツセージを受信するノードである
とすれば、その伝送メツセージは下記の如く取扱われる
。即ち、ＣＰＵ１３がバス要求を受付け、それに伴って
バス１８の制御線のいづれか１本にクロック信号が出力
される。このクロック信号は、メツセージの伝送受信サ
イクルを開始するのに使われるものであって、メツセー
ジが伝送されると、従来公知のルーチン、例えばパリテ
ィ・チェックによりその有効性がＣＰＵ１３で判断され
る。即ち、バスに送られたデータが有効と判断されると
「データ有効」信号がバスＩ８の他の制御線に伝送され
る。従って、伝送メツセージがクロック信号と「データ
有効」信号とにより一括（ｂｒａｃｋｅｃ）される。

かくて、伝送されたデータとアドレスとが、受信器２８
を経てラッチ回路２７にロードされるとともに、アドレ
スがアドレス比較器２９にロードされる。「データ有効
」信号は、「データ有効」信号検出器３０で検出される
。比較器２９と検出器３０の出力はアンドゲート３１と
接続されているとともに、比較器２９には、記憶装置１
６が局所的（ｌｏｃａｌ）となっているノード以外のノ
ードにより書込まれるデータ記憶装置１６の部分に対応
する所定範囲のアドレスが設定されている。従って、受
信したアドレスがこの範囲内にあると同時に、「データ
有効」信号が検出されれば、アンドゲート３１からＦＩ
ＦＯ３２にラッチ回路２７におけるメツセージのデータ
が転送されることになる。ＦＩＦ０３、．２においては
、記憶装置１６に書込むべきデータを含めて６４までの
メツセージの待ち行列を記憶する。

Ｆ　Ｉ　ＦＯ３２に記憶装置１６に書込むべきメツセー
ジがあると、メモリー内容転送要求が要求ロジック回路
３３に対してなされ、かくて、回路３３は記憶装置１６
と連絡をとりあって、記憶装置１６から要求受付は信号
を受信するようになる。これにより、ＦＩＦＯ３２にお
ζＪる待ち行列の先頭メツセージがリリースされ、かく
て記憶装置１６の対応アドレスが更新される。

データ項目が出力される時間順（ｃｈｒｏｎｏｌｏｇｉ
ｃａｌｏｒｄｅｓ）とは別の順序で然るべく記憶装置に
書込むべきそのデータ項目を含むＦＩＦＯ２４，３２に
有効数のメツセージが貯えられることがある。しかし、
共用データの各アドレスがそれに特有の「マスター」ノ
ードによって書き込まれること、それに、そのノードよ
り出力されたメツセージがＦＩＦ０２４に集まった後、
ＦＩＦＯ２４から時間順に伝送されることから、各メモ
リーアドレスは夫々正しい順序で更新される。異なった
アドレスにおけるデ〜りがいくらか時間順に従わないこ
ともありうるが、それも、記憶されているパラメータの
変化速度が実時間相互応答系（ｒｅａｌ　　ｔｉｍｅ　
　１ｎｔｅｒａｃｔｉｖｅ　　ｓｙｓｔｅｍｓ）におい
ては、システムの応答速度（ｉｎｔｅｒａｃｔｉｏｎ　
　ｒａｔｅ　　ｏｆ　　ｔｈｅ　　ｓｙｓｔｅｍ）に比
べて遅いので、問題にならない。従って、システム設計
者としては、時間順を維持するのに要する精確な手順を
課する必要はなく、アドレス比較器２１．２９を正確に
設定するだけで良い。よって、本発明によるシステムは
非常に融通があり、例えばフライトシミュレ〜ンヨンの
如きの非常に複雑な実時間仕事を行う場合を想定しただ
けでも、比較的容易にインプリメンテーションできるも
のである。

バス１８の４本のノード識別線（第３図）は、バスに伝
送されたメツセージを発したノードを識別するのに使イ
つれる。この情報は、読み書きセンス・ロジック１７（
第４図）によりデータが処理されるために必要なもので
はなく、バス１８におけろ通信量をモニターするのに使
われる。従って、バス１８における故障や回線ふさがり
（ｂｏｌｔ　１ｅｎｅｃｋｓ）を容易に検出することが
てきるとともに、この余分の情報が得られれば、このよ
うなトラブルを処理することもできる。

第５図から第７図には、３種類のシステム構成の概略図
で、いずれも本発明に係るものである。

第５図は、第２図のシステム構成図で、一連のノードＮ
が単一の反射メモリーバスＲＭＩにより接続されている
。第６図は、第５図のシステム構成と似ているが、並列
な反射メモリーバスＲＭＩ及びＲＭ２で接続されている
。この様な構成では、通常、システムはバスＲＭＩのみ
を用いて動作され、バスＲＭ２は遊びの状態にあるが、
バスＲＭ■に故障が生じると直ちにシステムはバスＲＭ
２に乗り変えることができる。これ等バスの状態をモニ
ターし、ＲＭｌ、、ＲＭ２を独立構成とすれば、フェイ
ルセーフ式の自己修正装置を実現することができる。更
に、処理ノード自身を２組設け、両者共、バスＲＭＩ、
ＲＭ２に接続し、一方は通常動作させ、他方は待機状態
にすれば、一方が故障した場合のシステム保障を確実に
することができる。

第５図、第６図の構成では、各反射メモリーバスは各ノ
ードに接続されているので、最も離間したノード間でも
バスの伝送範囲、典型的には２６゜６ＭＢ／秒で４０フ
イート、を越えることはできない。ある場合、例えば、
船上火災制御システムで、たとえ一つのノードが完全に
損傷されても、システムの継続動作を望んだり、ノード
を広く配置することを望んだりする場合、ノード間を上
述の距離よりも広く離して設けることが好ましい。

そうすれば、局所的な損傷があっても、大多数のノード
は損傷を受けることはない。第７図は、本発明に係る構
成を示し、これにより、最も近接して設けたノード間の
距離を、反射メモリーバスの最大伝送範囲と等しくする
ことが可能となる。

第７図の構成では、一連の６つのノードＮ１がらＮ６は
、効果的に５組のベアＮｌ、Ｎ２．Ｎ２゜Ｎ３．Ｎ１．
Ｎ４．Ｎ２．Ｎ５及びＮ３．Ｎ６で構成され、各ペアは
、第２図で説明した順番に従って動作する。ノードの対
は、夫々の反射メモリーバスＲＭＩからＲＭ５によりリ
ンクされる。各ノードの記憶装置は局所データセクショ
ン及び共用データセクションに分けられ、共用データセ
クションは更に、各反射メモリーバス専用ザブセクショ
ンに細分化される。従って、全てのノードには共用デー
タセクションがあるが、ノードＮｌではそれが２つのサ
ブセクションに、ノードＮ２では３つのサブセクション
に、細分化されてぃル一方、ノードＮ４では全く細分化
されていない。共用メモリの細分化されたサブセクショ
ンのそれぞれには、第４図の回路２７から３３に相当す
る続出センス回路を備えている。

ノードＮｌが共用すべきデータを出力したと仮定すれば
、そのデータは、全システムを通じ、ノードＮ１のみが
それに書くことができる特別のアドレスを持つことにな
る。ノードＮ１は、そのデータを共用メモリの各サブセ
クションに書込みを試みても、データに割当てられたア
ドレスが続出センス論理回路のアドレス比較器により設
定される範囲内である場合にのみ、その試みが成功する
。

そのデータが全てのサブセクションに書込まれたとすれ
ば、そのデータはノードＮ２及びＮ４に伝送される。そ
して、ノードＮ２では、それ自身の共用メモリに新規に
書込まれたデータをノードＮ３、Ｎ５に伝送するが、こ
の場合、メモリーバスＲＭＩ用として、割当てられたサ
ブセクションにあるデータを、メモリーバスＲＭ２用及
びＲＭ４用として割当てられたそれぞれのサブセクショ
ンにコピーし、ソフトウェアによる制御によってデータ
伝送が行なわれる。続いてデータはノードＮ３からノー
ドＮ６へ伝送される。各メモリーロケーションは、単一
のノードによってのみ書込みが可能なので、かなり簡単
な手順でノード間のデータ伝送を行うことができる。図
示の構成では、任意の２つのノード間のデータ伝送路は
１つしかないが、必ずしもこれに限る必要はない。例え
ば、点線で示すようなメモリーバスＲＭ６をノードＮ４
とＮ５の間に追加してもよい。もし、ノードＮ１で発生
したデータをノードＮ５の共用メモリーに書込むとすれ
ば、そのデータをバスＲＭＩ及びＲＭ４を介して伝送し
、それが成功しなかった場合は別のルートとしてバスＲ
Ｍ３及びＲＭ６を介して伝送するようにソフトウェアを
組むことも可能である。データが書込まれた共用データ
メモリーのサブセクションを制御するソフトウェアルー
チンがあれば十分である。

第８図に示ず構成は、第７図に示すものと似ているが、
個々の反射メモリーバスにより互いに連結されたペアの
シングルノードより、９つのノードから成るグループ内
でノードは互いに連結され。

各グループから選ばれた一つのノードに接続される他の
反射メモリーバスで、これ等のグループはペアとなって
相互に連結される。第８図に示す如く、各グループは、
第２図で示したプロセッサ・ユニット１３を含むものと
似たフロント・エンド・プロセッサ・ノードＰＥＮを有
し、それは反射メモリーバスＲＭＧにより、第２図で示
したプロセッサ・ユニットと同様な８個のノードＮｌか
らＮ８に相互に連結されている。ノードＮ８は、反射メ
モリーバスＲＭＩからＲＭｎによりペアとなって互いに
連結され、第７図のノードＮ２の場合と同様に「ソフト
ウェアの交換」として動作する。

異なった反射メモリーバス間での「ソフトウェアの交換
」は、バス間にてのデータ伝送に幾分かの遅延をもたら
す。第９図は、「ソフトウェア交換」に置換わる［リピ
ータ−（ｒｅｐｅａｔｅｒ）Ｊを示し、これにより自動
的なハードウェア接続が達成され、データ伝送のスピー
ドアップを図ることができる。

第９図において、図示するリピータ−はバスＲＭ２．Ｒ
Ｍａ間のノードＮ８に置換るもので、第２図及び第４図
に示す読み書きセンス・ハードウェア１７と類似の読み
書きセンス・ハードウェアを３セツト使用して構成され
る。各セットは、続出しセンス回路Ｒ８Ｃと書込みセン
ス回路ＷＳＣを有し、そしてその各ボートは反射メモリ
ーバスに接続され、各続出しセンス回路の出力は、他の
２つの書込みセンス回路の入力に接続される。各ボート
はそれぞれ隔離されたアドレスを有し、その範囲は、バ
ス間のデータ伝送を要望に従って制限する。従って、リ
ピータ−は、バスに接続された他のノードと全ぐ同様に
動作すると共に、リピータ−により反射メモリーバスに
伝送されろデータは、そのバス上の他の全てのノードか
ら出力されたデータと全く同様に扱われる。データは、
ＦＩＦＯ回路によりリピータ−でバッファがかけられ、
通常のノードと同様に、バス・アクセスが制限される。

バス間でのデータ伝送に関連する余分なソフトウェアは
必要とせず、バス上の伝送量は、各読み書きセンス回路
から伝送されるデータのアドレスの範囲が選択され必須
とされたものに限定される。従って、システムは高速で
動作することができ、伝送距離が長く、データ割合が比
較的低いバスを容易に用いることができる。

リピータ−を用いれば、待機システムの導入が容易にな
る。又、そのシステムは常に完全に更新されているので
、本体に故障があればいつでも動作することかできる。

なお、リピータ−自身も複製しておくことができる。

以上詳述した如く、本願発明は所期の目的を達成するも
ので有意義なものである。

【図面の簡単な説明】

第１図は、従来のデータ処理システムの構成を示す大略
ブロック図、第２図は、本発明にかかる実時間データ処
理システムの構成を示す大略ブロック図、第３図は、第
２図に示すシステム内のデータバスに形成した線を示す
拡大図、第４図は、第２図のシステムに用いられる読み
取り／書き込みハードウェアの構成を示す大略ブロック
図、第５図乃至第９図は、本発明にかかるシステムの変
形例の構成を示す大略ブロック図である。 ｌ・・・ＣＰＵ、２，６，１２．１８・・・バス３・・
ＩＭＭ、　４・・・入出力装置 Ｎ１．Ｎ２．Ｎ３・・・ノード。 特許出願人　リイディフユージョン・ンミコレーンヨン
・リミテフド 代理人弁理士　青　山　　葆　ばか　２　名園面の浄書
（内容に変更なし） 手続補正書 昭和６０年６月１１日 特許庁長官　　殿　　　　　　　過 １、事件の表示 昭和６０年特許願第　４９１９０　　　　　号２発明の
名称 実時間データ処理装置 ３補正をする者 事件との関係　特許出願人 国籍　イギリス国 ４、代理人 住所　大阪府大阪市東区本町２−】Ｏ本町ビル内別紙の
とおり。

Claims (1)

1. 【特許請求の範囲】 １）少なくとも、二つのノードと、各ノードに対するデ
   ータ記憶装置とを設け、各データ記憶装置をセクション
   に仕切り、その第１のセクションを、各ノードに局部的
   なデータの記憶の為に予約し、第２のセクションを、ノ
   ード間に共用するデータの記憶の為に予約し、更に、ノ
   ードを互いに接続するデータリンクと、そのノードがデ
   ータ記憶装置の第２のセクションにアドレスを書き込む
   時はいつでも、そのアドレスに書き込まれるアドレスと
   データよりなる書き込みメッセージを発生する各ノード
   における手段と、データリンクを介して、各ノードに、
   各発生メッセージを伝達する手段と、データ記憶装置の
   第２のセクションの各アドレスに、そのアドレスの主ノ
   ードになる各ノードを割り当てる手段と、データが割り
   当て主ノード以外によって、データ記憶装置の第２のセ
   クション内のいかなるアドレスにも書き込まれるのを防
   止する手段とを設けたことを特徴とする実時間データ処
   理装置。 ２）特許請求の範囲第（１）項に記載のものであって、
   前記割り当て手段と前記防止手段とが、各ノードごとに
   設けられていて、そのノードから発生したデータ書き込
   みメッセージのアドレスを設定アドレス範囲と比較する
   とともに、該アドレスが前記設定範囲にある時のみ前記
   データ書き込みメッセージをデータリンクに転送するア
   ドレス範囲比較器で構成した実時間データ処理装置。 ３）特許請求の範囲第（２）項に記載のものであって、
   各データ書き込みメッセージがロードされるラッチ回路
   と、該ラッチ回路の出力に接続した先着先発レジスター
   と、ノードに局所的なデータ記憶装置へのデータの書き
   込みが首尾よく行なわれた旨を検出する検出器と、前記
   検出器と比較器とに接続されていて、比較した前記アド
   レスが設定アドレス範囲内にあり、しかも、データ書き
   込みが首尾よく行なわれたことが検出された時に前記ラ
   ッチ回路の内容を前記レジスターに転送すべく、前記ラ
   ッチ回路を制御するアンドゲートと、前記レジスターに
   接続されていて、該レジスターに記憶されているメッセ
   ージをデータリンクを介して伝送する伝送器とを各ノー
   ドごとに設けた実時間データ処理装置。 ４）特許請求の範囲第（２）項に記載のものであって、
   前記割り当て手段と前記防止手段とが、データリンクか
   ら受取ったデータ書き込みメッセージのアドレスを設定
   アドレス範囲と比較するとともに、比較したアドレスが
   前記設定アドレス範囲内にある場合のみ、受取ったデー
   タ書き込みメッセージを局所データ記憶装置に伝送する
   アドレス比較器を各ノードごとに備えている実時間デー
   タ処理装置。 ５）特許請求の範囲第（４）項に記載のものであって、
   いづれか１つのノードはデータリンク上の通信量を制御
   するものであり、他方、残りの各ノードがアクセス要求
   ロジック回路で構成されており、しかも、前記通信量を
   制御する前記１つのノードを、前記アクセス要求ロジッ
   ク回路からのアクセス要求に応じて前記残りのノードに
   対するアクセスをデータリンクに個別的に割り当てる手
   段と、前記アクセスがノードに与えられる都度データリ
   ンクにクロック信号を供給する手段と、データリンク上
   を伝送されるメッセージの有効性を照合する手段と、照
   合したメッセージが有効であれば、データリンクに有効
   信号を供給する手段と、伝送されているメッセージに含
   まれているデータが局所データ記憶装置に転送されるの
   を有効信号が受信されるまでに阻止するものであって、
   各ノードごとに設けた阻止手段とで構成した実時間デー
   タ処理装置。 ６）特許請求の範囲第（１）項に記載のものであって、
   ノードと並列接続したデータリンクを２本設けた実時間
   データ処理装置。 ７）特許請求の範囲第（１）項に記載のものであって、
   ノードを複数のグループに配列し、各グループ内のノー
   ドを、各データリンクにより並列に接続し、少なくとも
   、ノードの一つを、グループの２つに属する様に構成す
   る一方、２つのグループに属するノードでの共用データ
   を受け取るデータ記憶装置のセクションを、複数のサブ
   セクションに分け、その各々は各グループのノードと共
   用するデータを受け取るようにし、かつ、データを、ノ
   ードの２つのグループの間で共用する場合、１つのサブ
   セクションから、他のサブセクションへのデータの転送
   を制御する為のソフトウェアを設けた実時間データ処理
   装置。 ８）特許請求の範囲第（１）項に記載のものであって、
   ２つのグループのノードを設け、これを夫々のデータリ
   ンクと、各データリンクに接続したリピータとで互いに
   接続する一方、前記リピータを、各データリンクごとに
   、第１選択範囲のアドレスを有するメッセージを第１デ
   ータリンクから第２データリンクへ、また、第２選択範
   囲のアドレスを有するメッセージを第２データリンクか
   ら第１データリンクへと転送するための読み書きセンス
   ・ハードウェアで構成した実時間データ処理装置。