JPH057159A - デイジタル−アナログ変換器 - Google Patents
デイジタル−アナログ変換器Info
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- JPH057159A JPH057159A JP3203048A JP20304891A JPH057159A JP H057159 A JPH057159 A JP H057159A JP 3203048 A JP3203048 A JP 3203048A JP 20304891 A JP20304891 A JP 20304891A JP H057159 A JPH057159 A JP H057159A
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Abstract
(57)【要約】
【目的】 アナログ出力電圧の出力状態を決定する各積
の回路パラメータの設定ができ、一種類のＤ／Ａ変換器
で様々な使い方ができるようにすることを目的とする。 【構成】 アナログ出力電圧の出力状態を決定するため
の所定の回路パラメータについて複数の回路パラメータ
を設定可能なパラメータ設定手段（２）と、制御信号に
基づいてパラメータ設定手段を制御して所望のパラメー
タを設定される設定制御手段（２）とを設けて構成す
る。
の回路パラメータの設定ができ、一種類のＤ／Ａ変換器
で様々な使い方ができるようにすることを目的とする。 【構成】 アナログ出力電圧の出力状態を決定するため
の所定の回路パラメータについて複数の回路パラメータ
を設定可能なパラメータ設定手段（２）と、制御信号に
基づいてパラメータ設定手段を制御して所望のパラメー
タを設定される設定制御手段（２）とを設けて構成す
る。
Description
【０００１】
【産業上の利用分野】本発明はデジタル−アナログ変換
器（以下、Ｄ／Ａ変換器という）に関する。近年の電子
回路、システムを量産するに当たり、部品点数の削減、
部品の種類の削減を図りながら、性能の向上、コストの
削減、生産性の向上を図ることが要求されている。
器（以下、Ｄ／Ａ変換器という）に関する。近年の電子
回路、システムを量産するに当たり、部品点数の削減、
部品の種類の削減を図りながら、性能の向上、コストの
削減、生産性の向上を図ることが要求されている。
【０００２】そのため、Ｄ／Ａ変換器についてもその汎
用性が求められ、１個のデバイスで様々な使い方ができ
るようにする必要がある。
用性が求められ、１個のデバイスで様々な使い方ができ
るようにする必要がある。
【０００３】
【従来の技術】従来のＤ／Ａ変換器はアナログ出力電圧
の出力状態を決定する回路パラメータが可変でないた
め、画一的な使い方しかできなかった。即ち、例えばＤ
／Ａ変換器に印加する高電位側及び低電位側リファレン
ス電圧を設定すると、両リファレンス電圧の範囲でしか
Ｄ／Ａ変換することができなかった。そこで、複数個の
Ｄ／Ａ変換器を様々なリファレンス電圧で使おうとする
と、外部でそのリファレンス電圧を生成せねばならなか
った。又、様々な回路パラメータ、例えば電圧フォロワ
型オペアンプを備えたＤ／Ａ変換器においてそのオペア
ンプの使用の有無、Ｄ／Ａ変換時間、そのオペアンプの
電流駆動能力等を設定することができないため、所望の
出力電圧を得るために何種類ものＤ／Ａ変換器を用意し
なければならなかった。
の出力状態を決定する回路パラメータが可変でないた
め、画一的な使い方しかできなかった。即ち、例えばＤ
／Ａ変換器に印加する高電位側及び低電位側リファレン
ス電圧を設定すると、両リファレンス電圧の範囲でしか
Ｄ／Ａ変換することができなかった。そこで、複数個の
Ｄ／Ａ変換器を様々なリファレンス電圧で使おうとする
と、外部でそのリファレンス電圧を生成せねばならなか
った。又、様々な回路パラメータ、例えば電圧フォロワ
型オペアンプを備えたＤ／Ａ変換器においてそのオペア
ンプの使用の有無、Ｄ／Ａ変換時間、そのオペアンプの
電流駆動能力等を設定することができないため、所望の
出力電圧を得るために何種類ものＤ／Ａ変換器を用意し
なければならなかった。
【０００４】
【発明が解決しようとする課題】従って、複数個のＤ／
Ａ変換器を様々なリファレンス電圧で使おうとする場
合、外部でその電圧を生成するために外付け回路を設け
る必要があり、部品点数の増加、コストの増大につなが
っていた。又、様々な回路パラメータの設定ができない
ため、部品の最適化を図ると、部品の種類が増え、生産
管理等が複雑になる。一方、一種類のＤ／Ａ変換器で全
てを賄おうとして電圧フォロワ型オペアンプを設けた場
合、その電圧フォロワ型オペアンプが過剰性能となる場
合があり、同オペアンプにより消費電力が増加するとい
う問題点があった。
Ａ変換器を様々なリファレンス電圧で使おうとする場
合、外部でその電圧を生成するために外付け回路を設け
る必要があり、部品点数の増加、コストの増大につなが
っていた。又、様々な回路パラメータの設定ができない
ため、部品の最適化を図ると、部品の種類が増え、生産
管理等が複雑になる。一方、一種類のＤ／Ａ変換器で全
てを賄おうとして電圧フォロワ型オペアンプを設けた場
合、その電圧フォロワ型オペアンプが過剰性能となる場
合があり、同オペアンプにより消費電力が増加するとい
う問題点があった。
【０００５】本発明は上記問題点を解決するためになさ
れたものであって、アナログ出力電圧の出力状態を決定
する各種の回路パラメータの設定を行うことができ、一
種類のＤ／Ａ変換器で様々な使い方ができることを目的
とする。
れたものであって、アナログ出力電圧の出力状態を決定
する各種の回路パラメータの設定を行うことができ、一
種類のＤ／Ａ変換器で様々な使い方ができることを目的
とする。
【０００６】
【課題を解決するための手段】図１は本発明の原理説明
図である。
図である。
【０００７】パラメータ設定手段１はアナログ出力電圧
ＡＶの出力状態を決定するための所定の回路パラメータ
について複数の回路パラメータを設定することができる
ものであり、設定制御手段２は制御信号に基づいてパラ
メータ設定手段１を制御して所望の回路パラメータを設
定させるものである。
ＡＶの出力状態を決定するための所定の回路パラメータ
について複数の回路パラメータを設定することができる
ものであり、設定制御手段２は制御信号に基づいてパラ
メータ設定手段１を制御して所望の回路パラメータを設
定させるものである。
【０００８】又、パラメータ設定手段を、高電位側リフ
ァレンス電圧Ｖｒｅｆ＋が一端に印加され、低電位側リ
ファレンスＶｒｅｆ−が他端に印加された分圧用梯子型
抵抗回路と、設定制御手段により制御されて分圧用梯子
型抵抗回路の各段の節点のうち異なる２つの節点を選択
して前記梯子型抵抗回路に供給する上限及び下限電圧を
設定するスイッチ回路とで構成した。
ァレンス電圧Ｖｒｅｆ＋が一端に印加され、低電位側リ
ファレンスＶｒｅｆ−が他端に印加された分圧用梯子型
抵抗回路と、設定制御手段により制御されて分圧用梯子
型抵抗回路の各段の節点のうち異なる２つの節点を選択
して前記梯子型抵抗回路に供給する上限及び下限電圧を
設定するスイッチ回路とで構成した。
【０００９】更に、パラメータ設定手段を、梯子型抵抗
回路に接続された電圧フォロワ型オペアンプと、設定制
御手段により制御されて電圧フォロワ型オペアンプ又は
梯子型抵抗回路を出力端子に接続するスイッチ回路とで
構成した。電圧フォロワ型オペアンプの使用の有無を設
定するようにした。
回路に接続された電圧フォロワ型オペアンプと、設定制
御手段により制御されて電圧フォロワ型オペアンプ又は
梯子型抵抗回路を出力端子に接続するスイッチ回路とで
構成した。電圧フォロワ型オペアンプの使用の有無を設
定するようにした。
【００１０】又、梯子型抵抗回路の出力電圧を差動増幅
する差動回路部と出力バッファ回路部とを備えた電圧フ
ォロワ型オペアンプにおいて、パラメータ設定手段を、
電源に対して並列に設けられた抵抗値の異なる複数の電
圧設定抵抗と、設定制御手段により制御されてこれらの
電圧設定抵抗のうちいずれか１つを差動回路部の低電流
トランジスタのゲート端子に接続するスイッチ回路とで
構成した。
する差動回路部と出力バッファ回路部とを備えた電圧フ
ォロワ型オペアンプにおいて、パラメータ設定手段を、
電源に対して並列に設けられた抵抗値の異なる複数の電
圧設定抵抗と、設定制御手段により制御されてこれらの
電圧設定抵抗のうちいずれか１つを差動回路部の低電流
トランジスタのゲート端子に接続するスイッチ回路とで
構成した。
【００１１】そして、梯子型抵抗回路の出力電圧を差動
増幅する差動回路部と出力バッファ回路部とを備えた電
圧フォロワ型オペアンプにおいて、パラメータ設定手段
を、電源に対して並列に設けられた抵抗値の異なる複数
の電圧設定抵抗と、設定制御手段により制御されてこれ
らの電圧設定抵抗のうちいずれか１つを出力バッファ回
路部の定電流トランジスタのゲート端子に接続するスイ
ッチ回路とで構成した。
増幅する差動回路部と出力バッファ回路部とを備えた電
圧フォロワ型オペアンプにおいて、パラメータ設定手段
を、電源に対して並列に設けられた抵抗値の異なる複数
の電圧設定抵抗と、設定制御手段により制御されてこれ
らの電圧設定抵抗のうちいずれか１つを出力バッファ回
路部の定電流トランジスタのゲート端子に接続するスイ
ッチ回路とで構成した。
【００１２】
【作用】従って、第１の発明によれば、設定制御手段２
によりパラメータ設定手段１が制御されてアナログ出力
電圧ＡＶの出力状態を決定するための所定の回路パラメ
ータを設定できるので、一種類のデジタル−アナログ変
換器で様々な使い方ができる。
によりパラメータ設定手段１が制御されてアナログ出力
電圧ＡＶの出力状態を決定するための所定の回路パラメ
ータを設定できるので、一種類のデジタル−アナログ変
換器で様々な使い方ができる。
【００１３】即ち、パラメータ設定手段を、高電位側リ
ファレンス電圧Ｖｒｅｆ＋が一端に印加され、低電位側
リファレンス電圧Ｖｒｅｆ−が他端に印加された分圧用
梯子型抵抗回路と、設定制御手段により制御されて分圧
用梯子型抵抗回路の各段の節点のうち異なる２つの節点
を選択して前記梯子型抵抗回路に供給する上限及び下限
電圧を設定するスイッチ回路とで構成することにより、
デジタル−アナログ変換器の出力電圧範囲を変更でき
る。
ファレンス電圧Ｖｒｅｆ＋が一端に印加され、低電位側
リファレンス電圧Ｖｒｅｆ−が他端に印加された分圧用
梯子型抵抗回路と、設定制御手段により制御されて分圧
用梯子型抵抗回路の各段の節点のうち異なる２つの節点
を選択して前記梯子型抵抗回路に供給する上限及び下限
電圧を設定するスイッチ回路とで構成することにより、
デジタル−アナログ変換器の出力電圧範囲を変更でき
る。
【００１４】更に、パラメータ設定手段を、梯子型抵抗
回路に接続された電圧フォロワ型オペアンプと、設定制
御手段により制御されて電圧フォロワ型オペアンプ又は
梯子型抵抗回路を出力端子に接続するスイッチ回路とで
構成することにより、電圧フォロワ型オペアンプの使用
の有無を設定することができる。
回路に接続された電圧フォロワ型オペアンプと、設定制
御手段により制御されて電圧フォロワ型オペアンプ又は
梯子型抵抗回路を出力端子に接続するスイッチ回路とで
構成することにより、電圧フォロワ型オペアンプの使用
の有無を設定することができる。
【００１５】又、梯子型抵抗回路の出力電圧を差動増幅
する差動回路部と出力バッファ回路部とを備えた電圧フ
ォロワ型オペアンプにおいて、パラメータ設定手段を、
電源に対して並列に設けられた抵抗値の異なる複数の電
圧設定抵抗と、設定制御手段により制御されてこれらの
電圧設定抵抗のうちいずれか１つを差動回路部の低電流
トランジスタのゲート端子に接続するスイッチ回路とで
構成することにより、差動回路部の電流値を設定、即
ち、Ｄ／Ａ変換時間を設定することができる。
する差動回路部と出力バッファ回路部とを備えた電圧フ
ォロワ型オペアンプにおいて、パラメータ設定手段を、
電源に対して並列に設けられた抵抗値の異なる複数の電
圧設定抵抗と、設定制御手段により制御されてこれらの
電圧設定抵抗のうちいずれか１つを差動回路部の低電流
トランジスタのゲート端子に接続するスイッチ回路とで
構成することにより、差動回路部の電流値を設定、即
ち、Ｄ／Ａ変換時間を設定することができる。
【００１６】そして、梯子型抵抗回路の出力電圧を差動
増幅する差動回路部と出力バッファ回路部とを備えた電
圧フォロワ型オペアンプにおいて、パラメータ設定手段
を、電源に対して並列に設けられた抵抗値の異なる複数
の電圧設定抵抗と、設定制御手段により制御されてこれ
らの電圧設定抵抗のうちいずれか１つを出力バッファ回
路部の定電流トランジスタのゲート端子に接続するスイ
ッチ回路とで構成することにより、出力バッファ回路部
の電流値を設定、即ち、そのオペアンプの電流駆動能力
等を設定することができる。
増幅する差動回路部と出力バッファ回路部とを備えた電
圧フォロワ型オペアンプにおいて、パラメータ設定手段
を、電源に対して並列に設けられた抵抗値の異なる複数
の電圧設定抵抗と、設定制御手段により制御されてこれ
らの電圧設定抵抗のうちいずれか１つを出力バッファ回
路部の定電流トランジスタのゲート端子に接続するスイ
ッチ回路とで構成することにより、出力バッファ回路部
の電流値を設定、即ち、そのオペアンプの電流駆動能力
等を設定することができる。
【００１７】
【実施例】以下、本発明を具体化した一実施例を図２に
従って説明する。
従って説明する。
【００１８】図２はチップ１００上に第１〜第４チャン
ネルのＤ／Ａ変換器１１〜１４が形成された半導体集積
回路装置を示し、電源端子１５，１６には高電位側及び
低電位側リファレンス電圧Ｖｒｅｆ＋，Ｖｒｅｆ−が印
加されている。
ネルのＤ／Ａ変換器１１〜１４が形成された半導体集積
回路装置を示し、電源端子１５，１６には高電位側及び
低電位側リファレンス電圧Ｖｒｅｆ＋，Ｖｒｅｆ−が印
加されている。
【００１９】次に、各Ｄ／Ａ変換器１１〜１４について
説明するが、各Ｄ／Ａ変換器１１〜１４は同一構成であ
るため、Ｄ／Ａ変換器１１について説明し、他のＤ／Ａ
変換器１２〜１４については説明を省略する。
説明するが、各Ｄ／Ａ変換器１１〜１４は同一構成であ
るため、Ｄ／Ａ変換器１１について説明し、他のＤ／Ａ
変換器１２〜１４については説明を省略する。
【００２０】Ｄ／Ａ変換器１１は８ビット用Ｄ／Ａ変換
器であって、Ｒ−２Ｒ梯子型抵抗回路１７は抵抗値Ｒの
抵抗１８と抵抗値２Ｒの重み付け抵抗１９とによりデジ
タル入力信号のビット数に対応して８段に構成されてい
る。各重み付け抵抗１９は選択回路２０を構成する各ス
イッチ回路２１のｐＭＯＳ及びｎＭＯＳトランジスタ間
に接続されている。各スイッチ回路２１のｐＭＯＳトラ
ンジスタは第１の電圧フォロワ型オペアンプ２２に接続
されるとともに、ｎＭＯＳトランジスタは第２の電圧フ
ォロワ型オペアンプ２３に接続され、各スイッチ回路２
１はデジタル入力信号の各ビットＤ０〜Ｄ７の値に基づ
いて前記梯子型抵抗回路１７の対応する各段の重み付け
抵抗１９に対して接続する電圧を第１又は第２の電圧フ
ォロワ型オペアンプ２２，２３の出力電圧に切替える。
前記梯子型抵抗回路１７のデジタル入力信号の最下位ビ
ットＤ０と対応する段の節点Ｘには抵抗２４が接続さ
れ、同抵抗２４は第１の電圧フォロワ型オペアンプ２２
の出力端子に接続されている。
器であって、Ｒ−２Ｒ梯子型抵抗回路１７は抵抗値Ｒの
抵抗１８と抵抗値２Ｒの重み付け抵抗１９とによりデジ
タル入力信号のビット数に対応して８段に構成されてい
る。各重み付け抵抗１９は選択回路２０を構成する各ス
イッチ回路２１のｐＭＯＳ及びｎＭＯＳトランジスタ間
に接続されている。各スイッチ回路２１のｐＭＯＳトラ
ンジスタは第１の電圧フォロワ型オペアンプ２２に接続
されるとともに、ｎＭＯＳトランジスタは第２の電圧フ
ォロワ型オペアンプ２３に接続され、各スイッチ回路２
１はデジタル入力信号の各ビットＤ０〜Ｄ７の値に基づ
いて前記梯子型抵抗回路１７の対応する各段の重み付け
抵抗１９に対して接続する電圧を第１又は第２の電圧フ
ォロワ型オペアンプ２２，２３の出力電圧に切替える。
前記梯子型抵抗回路１７のデジタル入力信号の最下位ビ
ットＤ０と対応する段の節点Ｘには抵抗２４が接続さ
れ、同抵抗２４は第１の電圧フォロワ型オペアンプ２２
の出力端子に接続されている。
【００２１】前記電源端子１５，１６間には同一抵抗値
の４段の抵抗２５よりなる分圧用梯子型抵抗回路２６が
設けられ、各抵抗２５により両電源端子１５，１６間の
電圧を４等分できるようになっている。一方、前記第１
の電圧フォロワ型オペアンプ２２の非反転入力端子には
スイッチ回路としてのアナログスイッチＳ１１，Ｓ１
２，Ｓ１３，Ｓ１４が接続され、前記第２の電圧フォロ
ワ型オペアンプ２３の非反転入力端子にはスイッチ回路
としてのアナログスイッチＳ２１，Ｓ２２，Ｓ２３，Ｓ
２４が接続されている。
の４段の抵抗２５よりなる分圧用梯子型抵抗回路２６が
設けられ、各抵抗２５により両電源端子１５，１６間の
電圧を４等分できるようになっている。一方、前記第１
の電圧フォロワ型オペアンプ２２の非反転入力端子には
スイッチ回路としてのアナログスイッチＳ１１，Ｓ１
２，Ｓ１３，Ｓ１４が接続され、前記第２の電圧フォロ
ワ型オペアンプ２３の非反転入力端子にはスイッチ回路
としてのアナログスイッチＳ２１，Ｓ２２，Ｓ２３，Ｓ
２４が接続されている。
【００２２】本実施例では前記各アナログスイッチＳ１
１〜Ｓ１４，Ｓ２１〜Ｓ２４及び分圧用梯子型抵抗回路
２６によりパラメータ設定手段が構成され、前記Ｒ−２
Ｒ梯子型抵抗回路１７の出力電圧範囲を任意に設定する
ことができる。即ち、各アナログスイッチＳ１１，Ｓ１
２，Ｓ１３，Ｓ１４のいずれか１つを閉成することによ
り、第１の電圧フォロワ型オペアンプ２２の入力電圧、
即ち、前記選択回路２０の各スイッチ回路２１を介して
梯子型抵抗回路１７に供給する上限電圧を任意に設定で
きるともとに、各アナログスイッチＳ２１，Ｓ２２，Ｓ
２３，Ｓ２４のいずか１つを閉成することにより、第２
の電圧フォロワ型オペアンプ２３の入力電圧、即ち、前
記選択回路２０の各スイッチ回路２１を介して梯子型抵
抗回路１７に供給する下限電圧を任意に設定できる。
１〜Ｓ１４，Ｓ２１〜Ｓ２４及び分圧用梯子型抵抗回路
２６によりパラメータ設定手段が構成され、前記Ｒ−２
Ｒ梯子型抵抗回路１７の出力電圧範囲を任意に設定する
ことができる。即ち、各アナログスイッチＳ１１，Ｓ１
２，Ｓ１３，Ｓ１４のいずれか１つを閉成することによ
り、第１の電圧フォロワ型オペアンプ２２の入力電圧、
即ち、前記選択回路２０の各スイッチ回路２１を介して
梯子型抵抗回路１７に供給する上限電圧を任意に設定で
きるともとに、各アナログスイッチＳ２１，Ｓ２２，Ｓ
２３，Ｓ２４のいずか１つを閉成することにより、第２
の電圧フォロワ型オペアンプ２３の入力電圧、即ち、前
記選択回路２０の各スイッチ回路２１を介して梯子型抵
抗回路１７に供給する下限電圧を任意に設定できる。
【００２３】設定制御手段としてのレジスタＲ１１，Ｒ
１２は外部よりそれぞれ２ビットの切換え信号が設定さ
れるようになっており、レジスタＲ１１はその切換え信
号に基づいて前記各アナログスイッチＳ１１，Ｓ１２，
Ｓ１３，Ｓ１４のいずれか１つのみを閉成させ、レジス
タＲ１２も同様にその切換え信号に基づいて前記各アナ
ログスイッチＳ２１，Ｓ２２，Ｓ２３，Ｓ２４のいずれ
か１つのみを閉成させる。
１２は外部よりそれぞれ２ビットの切換え信号が設定さ
れるようになっており、レジスタＲ１１はその切換え信
号に基づいて前記各アナログスイッチＳ１１，Ｓ１２，
Ｓ１３，Ｓ１４のいずれか１つのみを閉成させ、レジス
タＲ１２も同様にその切換え信号に基づいて前記各アナ
ログスイッチＳ２１，Ｓ２２，Ｓ２３，Ｓ２４のいずれ
か１つのみを閉成させる。
【００２４】又、前記梯子型抵抗回路１７のデジタル入
力信号の最上位ビットＤ７と対応する段の節点Ｙには第
３の電圧フォロワ型オペアンプ２７が接続されている。
一方、出力端子２８にはスイッチ回路２９が接続されて
おり、設定制御手段としてレジスタＲ１３の切換え信号
に基づいて第３の電圧フォロワ型オペアンプ２７又は梯
子型抵抗回路１７を出力端子２８に接続できる。即ち、
スイッチ回路２９により第３の電圧フォロワ型オペアン
プ２７の使用の有無を設定することができる。尚、レジ
スタＲ１３には１ビットの切換え信号が外部より設定さ
れる。
力信号の最上位ビットＤ７と対応する段の節点Ｙには第
３の電圧フォロワ型オペアンプ２７が接続されている。
一方、出力端子２８にはスイッチ回路２９が接続されて
おり、設定制御手段としてレジスタＲ１３の切換え信号
に基づいて第３の電圧フォロワ型オペアンプ２７又は梯
子型抵抗回路１７を出力端子２８に接続できる。即ち、
スイッチ回路２９により第３の電圧フォロワ型オペアン
プ２７の使用の有無を設定することができる。尚、レジ
スタＲ１３には１ビットの切換え信号が外部より設定さ
れる。
【００２５】又、前記各Ｄ／Ａ変換器１２〜１４に対応
して設定制御手段としてのレジスタＲ２１〜Ｒ２３，Ｒ
３１〜Ｒ３３，Ｒ４１〜Ｒ４３が設けられている。
して設定制御手段としてのレジスタＲ２１〜Ｒ２３，Ｒ
３１〜Ｒ３３，Ｒ４１〜Ｒ４３が設けられている。
【００２６】上記、本発明の第１の実施例において、各
チャネルＣＨ１〜ＣＨ４の電圧フォロワ型オペアンプ２
７のパラメータを変えることもできる。
チャネルＣＨ１〜ＣＨ４の電圧フォロワ型オペアンプ２
７のパラメータを変えることもできる。
【００２７】図３は、この場合の電圧フォロワ型オペア
ンプ２７の構成を示す回路図である。
ンプ２７の構成を示す回路図である。
【００２８】電圧フォロワ型オペアンプ２７は差動回路
部３０と出力バッファ回路部３１とからなる。差動回路
部３０はゲート端子が共通に接続されたｐＭＯＳトラン
ジスタ３２，３３と各ｐＭＯＳトランジスタ３２，３３
に接続されたｎＭＯＳトランジスタ３４，３５と、両ｎ
ＭＯＳトランジスタ３４，３５に共通に接続された定電
流トランジスタ３６とからなり、ｎＭＯＳトランジスタ
３４のゲート端子が前記節点Ｙに接続されている。出力
バッファ回路部３１は電源ＶＣＣに接続されたｐＭＯＳ
トランジスタ３７と、ｎＭＯＳトランジスタよりなる定
電流トランジスタ３８とからなり、ｐＭＯＳトランジス
タ３７のゲート端子は前記ｐＭＯＳトランジスタ３２及
びｎＭＯＳトランジスタ３４間の接続点Ｚに接続されて
いる。
部３０と出力バッファ回路部３１とからなる。差動回路
部３０はゲート端子が共通に接続されたｐＭＯＳトラン
ジスタ３２，３３と各ｐＭＯＳトランジスタ３２，３３
に接続されたｎＭＯＳトランジスタ３４，３５と、両ｎ
ＭＯＳトランジスタ３４，３５に共通に接続された定電
流トランジスタ３６とからなり、ｎＭＯＳトランジスタ
３４のゲート端子が前記節点Ｙに接続されている。出力
バッファ回路部３１は電源ＶＣＣに接続されたｐＭＯＳ
トランジスタ３７と、ｎＭＯＳトランジスタよりなる定
電流トランジスタ３８とからなり、ｐＭＯＳトランジス
タ３７のゲート端子は前記ｐＭＯＳトランジスタ３２及
びｎＭＯＳトランジスタ３４間の接続点Ｚに接続されて
いる。
【００２９】そして、前記定電流トランジスタ３６のゲ
ート端子はパラメータ設定手段としての変換時間設定回
路３９に接続され、定電流トランジスタ３８のゲート端
子はパラメータ設定手段としての電流駆動能力設定回路
４０に接続されている。
ート端子はパラメータ設定手段としての変換時間設定回
路３９に接続され、定電流トランジスタ３８のゲート端
子はパラメータ設定手段としての電流駆動能力設定回路
４０に接続されている。
【００３０】変換時間設定回路３９は電源ＶＣＣに並列
に接続された抵抗値の異なる電圧設定抵抗４１〜４３
と、スイッチ回路としてアナログスイッチ４４〜４６に
共通に接続されたｎＭＯＳトランジスタ４７とからな
り、設定制御手段としてのレジスタＲ５０の切換え信号
に基づいて各アナログスイッチ４４〜４６のいずれか１
つを閉成することにより、前記差動回路部３０の定電流
トランジスタ３６のゲート端子に印加される電圧値を変
更して差動回路部３０の電流値を変更でき、Ｄ／Ａ変換
時間を変更することができる。
に接続された抵抗値の異なる電圧設定抵抗４１〜４３
と、スイッチ回路としてアナログスイッチ４４〜４６に
共通に接続されたｎＭＯＳトランジスタ４７とからな
り、設定制御手段としてのレジスタＲ５０の切換え信号
に基づいて各アナログスイッチ４４〜４６のいずれか１
つを閉成することにより、前記差動回路部３０の定電流
トランジスタ３６のゲート端子に印加される電圧値を変
更して差動回路部３０の電流値を変更でき、Ｄ／Ａ変換
時間を変更することができる。
【００３１】又、電流駆動能力設定回路４０は電源ＶＣ
Ｃに並列に接続された抵抗値の異なる電圧設定抵抗４８
〜５０と、スイッチ回路としてのアナログスイッチ５１
〜５３に共通に接続されたｐＭＯＳトランジスタ５４と
からなり、設定制御手段としてのレジスタＲ６０の切換
え信号に基づいて各アナログスイッチ５１〜５３のいず
れか１つを閉成することにより、前記出力バッファ回路
部３１の定電流トランジスタ３８のゲート端子に印加さ
れる電圧値を変更して出力バッファ回路部３１の電流値
を変更でき、第３の電圧フォロワ型オペアンプ２７の電
流駆動能力を変更することができる。
Ｃに並列に接続された抵抗値の異なる電圧設定抵抗４８
〜５０と、スイッチ回路としてのアナログスイッチ５１
〜５３に共通に接続されたｐＭＯＳトランジスタ５４と
からなり、設定制御手段としてのレジスタＲ６０の切換
え信号に基づいて各アナログスイッチ５１〜５３のいず
れか１つを閉成することにより、前記出力バッファ回路
部３１の定電流トランジスタ３８のゲート端子に印加さ
れる電圧値を変更して出力バッファ回路部３１の電流値
を変更でき、第３の電圧フォロワ型オペアンプ２７の電
流駆動能力を変更することができる。
【００３２】尚、レジスタＲ５０，Ｒ６０には外部より
それぞれ２ビットの切換え信号が設定されるようになっ
ている。
それぞれ２ビットの切換え信号が設定されるようになっ
ている。
【００３３】スイッチ５５はトランジスタ３８とアース
間に接続され、レジスタＲ７０に格納された１ビット切
換え信号で制御される。図２のスイッチ２ａがノードＹ
を選択している間にスイッチ５５は閉じている。これに
より、電圧フォロワ型オペアンプは非動作状態に保持さ
れ、ここで消費されるエネルギーが軽減できる。
間に接続され、レジスタＲ７０に格納された１ビット切
換え信号で制御される。図２のスイッチ２ａがノードＹ
を選択している間にスイッチ５５は閉じている。これに
より、電圧フォロワ型オペアンプは非動作状態に保持さ
れ、ここで消費されるエネルギーが軽減できる。
【００３４】図４は、図２のスイッチＳ１１〜Ｓ１４の
回路図である。図示するように、スイッチＳ１１〜Ｓ１
４はｐＭＯＳトランジスタＴｒ１，Ｔｒ２、ｎＭＯＳト
ランジスタＴｒ３，Ｔｒ４、ＮＡＮＤゲート６１〜６４
及びインバータ６５〜６９で構成されている。レジスタ
Ｒ６０は、２つの１ビット記憶領域Ｒ１１１とＲ１１２
に分割されている。ＮＡＮＤゲート６２〜６４とインバ
ータ６５〜６７は、トランジスタＴｒ１〜Ｔｒ４のいず
れか１つをオンにする。
回路図である。図示するように、スイッチＳ１１〜Ｓ１
４はｐＭＯＳトランジスタＴｒ１，Ｔｒ２、ｎＭＯＳト
ランジスタＴｒ３，Ｔｒ４、ＮＡＮＤゲート６１〜６４
及びインバータ６５〜６９で構成されている。レジスタ
Ｒ６０は、２つの１ビット記憶領域Ｒ１１１とＲ１１２
に分割されている。ＮＡＮＤゲート６２〜６４とインバ
ータ６５〜６７は、トランジスタＴｒ１〜Ｔｒ４のいず
れか１つをオンにする。
【００３５】図５はチップ１００上に形成されたレジス
タ群を示す図である。チップ１００上には、５つのレジ
スタ群７０〜７４が形成されている。ＣＯＵ１５０で生
成され出力されたビットＤ０〜Ｄ１９からなるシリアル
データが、ＣＰＵ１５０で生成されたシフトクロックＣ
ＬＫに同期してレジスタ群７０に転送され、ここに書込
まれる。データＤ０〜Ｄ７は、アナログ信号に変換され
るべきディジタル入力信号である。データＤ８は、図２
に示されるスイッチ２９を制御するために用いられる。
データＤ９とＤ１０は、スイッチＳ２１〜Ｓ２４の１つ
を選択するために用いられる。データＤ１１とＤ１２は
スイッチＳ１１〜Ｓ１４の１つを選択するために用いら
れる。データＤ１３は図３のスイッチ５５を制御するた
めに用いられる。データＤ１４とＤ１５は、スイッチＳ
５１〜Ｓ５３の１つを選択するために用いられる。デー
タＤ１６とＤ１７は、スイッチ４４〜４６の１つを選択
するために用いられる。データＤ１８とＤ１９は、レジ
スタ群７１〜７４の１つを選択するために用いられる。
データＤ１８とＤ１９はアドレスデコーダ７５に入力
し、ＣＰＵ１５０からのロード信号ＬＤに応答してデコ
ードされる。
タ群を示す図である。チップ１００上には、５つのレジ
スタ群７０〜７４が形成されている。ＣＯＵ１５０で生
成され出力されたビットＤ０〜Ｄ１９からなるシリアル
データが、ＣＰＵ１５０で生成されたシフトクロックＣ
ＬＫに同期してレジスタ群７０に転送され、ここに書込
まれる。データＤ０〜Ｄ７は、アナログ信号に変換され
るべきディジタル入力信号である。データＤ８は、図２
に示されるスイッチ２９を制御するために用いられる。
データＤ９とＤ１０は、スイッチＳ２１〜Ｓ２４の１つ
を選択するために用いられる。データＤ１１とＤ１２は
スイッチＳ１１〜Ｓ１４の１つを選択するために用いら
れる。データＤ１３は図３のスイッチ５５を制御するた
めに用いられる。データＤ１４とＤ１５は、スイッチＳ
５１〜Ｓ５３の１つを選択するために用いられる。デー
タＤ１６とＤ１７は、スイッチ４４〜４６の１つを選択
するために用いられる。データＤ１８とＤ１９は、レジ
スタ群７１〜７４の１つを選択するために用いられる。
データＤ１８とＤ１９はアドレスデコーダ７５に入力
し、ＣＰＵ１５０からのロード信号ＬＤに応答してデコ
ードされる。
【００３６】アドレスデコーダ７５がデータＤ１８とＤ
１９をデコードし、レジスタ群７１を選択すると、デー
タＤ０〜Ｄ７が対応する８ビットのレジスタ領域に書込
まれ、データＤ８はレジスタＲ１３に書込まれ、データ
Ｄ９とＤ１０は２ビットレジスタＲ１２に書込まれ、デ
ータＤ１１とＤ１２は２ビットレジスタＲ１１に書込ま
れる。更に、データＤ１３はレジスタ７０に書込まれ、
データＤ１４とＤ１５はレジスタＲ６０に書込まれ、デ
ータＤ１６とＤ１７はレジスタＲ５０に書込まれる。
１９をデコードし、レジスタ群７１を選択すると、デー
タＤ０〜Ｄ７が対応する８ビットのレジスタ領域に書込
まれ、データＤ８はレジスタＲ１３に書込まれ、データ
Ｄ９とＤ１０は２ビットレジスタＲ１２に書込まれ、デ
ータＤ１１とＤ１２は２ビットレジスタＲ１１に書込ま
れる。更に、データＤ１３はレジスタ７０に書込まれ、
データＤ１４とＤ１５はレジスタＲ６０に書込まれ、デ
ータＤ１６とＤ１７はレジスタＲ５０に書込まれる。
【００３７】図６は、チップ１００に印加される供給電
圧を示す図である。図示するように、４電源ＶＤＤ，Ｖ
ＳＳ，ＶＣＣ及びＧＮＤが用いられる。
圧を示す図である。図示するように、４電源ＶＤＤ，Ｖ
ＳＳ，ＶＣＣ及びＧＮＤが用いられる。
【００３８】オペアンプ２２，２３，２７はＶＣＣ，Ｇ
ＮＤで動作し、リファレンス電圧設定回路（Ｓ１１〜Ｓ
２４）はＶＤＤ，ＶＳＳで動作する。なお、デジタル入
力信号は、ＶＣＣ，ＧＮＤ系の２値をとる。
ＮＤで動作し、リファレンス電圧設定回路（Ｓ１１〜Ｓ
２４）はＶＤＤ，ＶＳＳで動作する。なお、デジタル入
力信号は、ＶＣＣ，ＧＮＤ系の２値をとる。
【００３９】４電源（ＶＤＤ，ＶＳＳ，ＶＣＣ，ＧＮ
Ｄ）関係と、レジスタ設定との関係について以下に述べ
る。
Ｄ）関係と、レジスタ設定との関係について以下に述べ
る。
【００４０】 ＶＤＤ＝ＶＣＣ，ＶＳＳ＝ＧＮＤとす
ると、外部から供給される電源電圧は２種類ですむ。こ
の場合、ＬＳＩパッケージ外部で、ＶＤＤ端子とＶＣＣ
端子を短絡し、ＶＳＳ端子とＧＮＤ端子を短絡すれば良
い。スイッチ（Ｓ１１〜Ｓ２４）は、選択回路２０がス
イッチング動作できる範囲（Ｐ，Ｎチャネルトランジス
タのしきい値の和の電圧差が必要）であるように、レジ
スタにセットされるデータを制限する制御をしても良
い。
ると、外部から供給される電源電圧は２種類ですむ。こ
の場合、ＬＳＩパッケージ外部で、ＶＤＤ端子とＶＣＣ
端子を短絡し、ＶＳＳ端子とＧＮＤ端子を短絡すれば良
い。スイッチ（Ｓ１１〜Ｓ２４）は、選択回路２０がス
イッチング動作できる範囲（Ｐ，Ｎチャネルトランジス
タのしきい値の和の電圧差が必要）であるように、レジ
スタにセットされるデータを制限する制御をしても良
い。
【００４１】 ＶＤＤ＞ＶＣＣ，ＶＳＳ＜ＧＮＤとす
ると、電源電圧は４電源必要となる。この場合、スイッ
チ（Ｓ１１〜Ｓ２４）をレジスタにセットされるデータ
に制限を加えて、ＶＤＤ＜＝ＶＣＣ，ＶＳＳ＞＝ＧＮＤ
となる様にすれば良い。
ると、電源電圧は４電源必要となる。この場合、スイッ
チ（Ｓ１１〜Ｓ２４）をレジスタにセットされるデータ
に制限を加えて、ＶＤＤ＜＝ＶＣＣ，ＶＳＳ＞＝ＧＮＤ
となる様にすれば良い。
【００４２】 ＶＤＤ＜ＶＣＣ，ＶＳＳ＞ＧＮＤのと
きは、４電源電圧が必要となる。スイッチ（Ｓ１１〜Ｓ
２４）は、選択回路２０がスイッチング動作できる範囲
（Ｐ，Ｎチャネルトランジスタのしきい値の和の電圧差
が必要）であるように、レジスタにセットされるデータ
を制限する制御をしても良い。
きは、４電源電圧が必要となる。スイッチ（Ｓ１１〜Ｓ
２４）は、選択回路２０がスイッチング動作できる範囲
（Ｐ，Ｎチャネルトランジスタのしきい値の和の電圧差
が必要）であるように、レジスタにセットされるデータ
を制限する制御をしても良い。
【００４３】次に、オペアンプ２２と２３の構成につい
て説明する。
て説明する。
【００４４】図３の差動アンプ３０のトランジスタ３
４，３５に相当するオペアンプ２２，２３のトランジス
タがエンハンスメント型トランジスタのときは、オペア
ンプ２２，２３，２７の直線性が確保できる範囲が入力
＋にＶＣＣ〜ＧＮＤ電圧を入力しても、出力電圧はＶＣ
Ｃ〜ＧＮＤ電位からエンハンスメント型トランジスタ３
４のしきい値分上昇した電圧までしか出力されなくな
る。よって、出力Ｙには、オペアンプ２２，２３から出
力される電圧範囲しか出力されず、ＧＮＤ電圧を出力す
ることはできない。
４，３５に相当するオペアンプ２２，２３のトランジス
タがエンハンスメント型トランジスタのときは、オペア
ンプ２２，２３，２７の直線性が確保できる範囲が入力
＋にＶＣＣ〜ＧＮＤ電圧を入力しても、出力電圧はＶＣ
Ｃ〜ＧＮＤ電位からエンハンスメント型トランジスタ３
４のしきい値分上昇した電圧までしか出力されなくな
る。よって、出力Ｙには、オペアンプ２２，２３から出
力される電圧範囲しか出力されず、ＧＮＤ電圧を出力す
ることはできない。
【００４５】他方、図３の差動アンプ３０のトランジス
タ３４，３５に相当するオペアンプ２２，２３のトラン
ジスタがデプレッション型トランジスタのときは、オペ
アンプ２２，２３，２７の直線性が確保できる範囲が入
力＋にＶＣＣ〜ＧＮＤ電圧を入力しても、出力電圧はＶ
ＣＣ電位からトランジスタ３４のしきい値分降下した電
圧〜ＧＮＤまでしか出力されなくなる。よって、出力Ｙ
には、オペアンプ２２，２３から出力される電圧範囲し
か出力されず、ＶＣＣ電圧を出力することはできない。
タ３４，３５に相当するオペアンプ２２，２３のトラン
ジスタがデプレッション型トランジスタのときは、オペ
アンプ２２，２３，２７の直線性が確保できる範囲が入
力＋にＶＣＣ〜ＧＮＤ電圧を入力しても、出力電圧はＶ
ＣＣ電位からトランジスタ３４のしきい値分降下した電
圧〜ＧＮＤまでしか出力されなくなる。よって、出力Ｙ
には、オペアンプ２２，２３から出力される電圧範囲し
か出力されず、ＶＣＣ電圧を出力することはできない。
【００４６】更に、オペアンプ２２がエンハンスメント
型、オペアンプ２３がデプレッション型のとき、出力Ｙ
には、オペアンプ２２，２３から出力される電圧範囲Ｖ
ＣＣ〜ＧＮＤ電圧を出力することが可能である。従っ
て、オペアンプ２２がエンハンスメント型で、オペアン
プ２３がデプレッション型であることが好ましい。
型、オペアンプ２３がデプレッション型のとき、出力Ｙ
には、オペアンプ２２，２３から出力される電圧範囲Ｖ
ＣＣ〜ＧＮＤ電圧を出力することが可能である。従っ
て、オペアンプ２２がエンハンスメント型で、オペアン
プ２３がデプレッション型であることが好ましい。
【００４７】次に、本発明の第２の実施例を図７を参照
して説明する。図７は、１２個の８ビットＤ／Ａ変換器
８１1 〜８１12がＤ／Ａ変換器チップ２００上に設けら
れた構成を示す。１２ビットのシフトレジスタ８２は、
ＣＰＵ１５０から１２ビットのシリアルデータＳＤ１を
受取る。このシリアルデータＳＤ１は、８ビットのディ
ジタル入力信号Ｄ０〜Ｄ７とＤ／Ａ変換器８１1 〜８１
12の１つを選択するための４ビットＤ８〜Ｄ１１からな
る。ディジタル入力信号のビットＤ０〜Ｄ７は１２個の
１８ビットラッチ回路８５1 〜８５12に入力され、Ｄ／
Ａ変換器８１1 〜８１12に与えられる。１０ビットシフ
トレジスタ８３はＣＰＵ１５０から１０ビットのシリア
ルデータＳＤ２を受取る。このシリアルデータＳＤ２
は、前述のビットＤ８〜Ｄ１７にそれぞれ対応するビッ
トＤ１２〜Ｄ２１からなる。ビットＤ１２〜Ｄ２１はラ
ッチ回路８５1 〜８５12にラッチされた後、Ｄ／Ａ変換
器８１1 〜８１12とスイッチ２９（ここにつながるライ
ンは便宜上省略してある）に与えられる。Ａ／Ｄ変換器
８１1 〜８１12が出力するアナログ出力信号は、それぞ
れに対応するスイッチ２９に入る。各スイッチ２９は他
方において、対応するオペアンプ２８の出力信号を受取
る。スイッチ２９で選択された出力信号はＡＯ０１〜Ａ
Ｏ１２で示されている。ＶＣＣとＧＮＤライン８７，８
８は図示するように配線されている。尚、便宜上、ＶＣ
ＣとＧＮＤの各電源電圧は同一線を介して供給されるが
如く図示してある。電源電圧ＶＤＤとＶＥＥはＤ／Ａ変
換器８１ 1 〜８１12に与えられている。
して説明する。図７は、１２個の８ビットＤ／Ａ変換器
８１1 〜８１12がＤ／Ａ変換器チップ２００上に設けら
れた構成を示す。１２ビットのシフトレジスタ８２は、
ＣＰＵ１５０から１２ビットのシリアルデータＳＤ１を
受取る。このシリアルデータＳＤ１は、８ビットのディ
ジタル入力信号Ｄ０〜Ｄ７とＤ／Ａ変換器８１1 〜８１
12の１つを選択するための４ビットＤ８〜Ｄ１１からな
る。ディジタル入力信号のビットＤ０〜Ｄ７は１２個の
１８ビットラッチ回路８５1 〜８５12に入力され、Ｄ／
Ａ変換器８１1 〜８１12に与えられる。１０ビットシフ
トレジスタ８３はＣＰＵ１５０から１０ビットのシリア
ルデータＳＤ２を受取る。このシリアルデータＳＤ２
は、前述のビットＤ８〜Ｄ１７にそれぞれ対応するビッ
トＤ１２〜Ｄ２１からなる。ビットＤ１２〜Ｄ２１はラ
ッチ回路８５1 〜８５12にラッチされた後、Ｄ／Ａ変換
器８１1 〜８１12とスイッチ２９（ここにつながるライ
ンは便宜上省略してある）に与えられる。Ａ／Ｄ変換器
８１1 〜８１12が出力するアナログ出力信号は、それぞ
れに対応するスイッチ２９に入る。各スイッチ２９は他
方において、対応するオペアンプ２８の出力信号を受取
る。スイッチ２９で選択された出力信号はＡＯ０１〜Ａ
Ｏ１２で示されている。ＶＣＣとＧＮＤライン８７，８
８は図示するように配線されている。尚、便宜上、ＶＣ
ＣとＧＮＤの各電源電圧は同一線を介して供給されるが
如く図示してある。電源電圧ＶＤＤとＶＥＥはＤ／Ａ変
換器８１ 1 〜８１12に与えられている。
【００４８】尚、シフトレジスタ８２と８３をＤ／Ａ変
換器８１1 〜８１12ごとに設けても良い。この場合、デ
コーダ８４は不要となる。また、シフトレジスタ８２と
８３及びラッチ回路８３1 〜８３12に代えて、図５の構
成としても良い。
換器８１1 〜８１12ごとに設けても良い。この場合、デ
コーダ８４は不要となる。また、シフトレジスタ８２と
８３及びラッチ回路８３1 〜８３12に代えて、図５の構
成としても良い。
【００４９】尚、本実施例ではＲ−２Ｒ梯子型抵抗回路
１７を備えたＤ／Ａ変換器１１〜１４に実施したが、２
n Ｒ梯子型抵抗回路を備えたＤ／Ａ変換器に実施しても
よい。
１７を備えたＤ／Ａ変換器１１〜１４に実施したが、２
n Ｒ梯子型抵抗回路を備えたＤ／Ａ変換器に実施しても
よい。
【００５０】又、本実施例では８ビットのデジタル入力
信号を取扱うＤ／Ａ変換器に具体化したが、任意のビッ
ト数のデジタル入力信号を取扱うＤ／Ａ変換器に具体化
してもよい。
信号を取扱うＤ／Ａ変換器に具体化したが、任意のビッ
ト数のデジタル入力信号を取扱うＤ／Ａ変換器に具体化
してもよい。
【００５１】更に、本実施例では分圧用梯子型抵抗回路
２６の４つの抵抗２５を同一抵抗値としたが、例えば３
つの抵抗は抵抗値と同一とし、１つの抵抗の抵抗値を他
の３つの抵抗の抵抗値と異なるものとしてもよい。
２６の４つの抵抗２５を同一抵抗値としたが、例えば３
つの抵抗は抵抗値と同一とし、１つの抵抗の抵抗値を他
の３つの抵抗の抵抗値と異なるものとしてもよい。
【００５２】又、前記第１及び第２の電圧フォロワ型オ
ペアンプ２２，２３における差動回路部又は出力バッフ
ァ回路部の電流値設定に実施してもよい。
ペアンプ２２，２３における差動回路部又は出力バッフ
ァ回路部の電流値設定に実施してもよい。
【００５３】
【発明の効果】以上詳述したように請求項１の発明によ
れば、アナログ出力電圧の出力状態を決定するための回
路パラメータを任意に設定できるので、一種類のデジタ
ル−アナログ変換器で様々な使い方ができる。
れば、アナログ出力電圧の出力状態を決定するための回
路パラメータを任意に設定できるので、一種類のデジタ
ル−アナログ変換器で様々な使い方ができる。
【００５４】請求項２の発明によれば、デジタル−アナ
ログ変換器の出力電圧範囲を変更できる。
ログ変換器の出力電圧範囲を変更できる。
【００５５】請求項３の発明によれば、電圧フォロワ型
オペアンプの使用の有無を設定することができる。
オペアンプの使用の有無を設定することができる。
【００５６】請求項４の発明によれば、電圧フォロワ型
オペアンプにおける差動回路部の電流値を変更すること
により、Ｄ／Ａ変換時間を任意に設定することができ
る。
オペアンプにおける差動回路部の電流値を変更すること
により、Ｄ／Ａ変換時間を任意に設定することができ
る。
【００５７】更に、請求項５の発明によれば、電圧フォ
ロワ型オペアンプにおける出力バッファ回路部の電流値
を変更することにより、そのオペアンプの電流駆動能力
を任意に設定することができる。
ロワ型オペアンプにおける出力バッファ回路部の電流値
を変更することにより、そのオペアンプの電流駆動能力
を任意に設定することができる。
【００５８】請求項６の発明によれば、１つのチップに
形成された複数のＤ／Ａ変換器の特性を個々に設定する
ことができる。
形成された複数のＤ／Ａ変換器の特性を個々に設定する
ことができる。
【図１】本発明の原理説明図である。
【図２】本発明の第１の実施例を示す回路図である。
【図３】図２に示す電圧フォロワ型オペアンプの回路図
である。
である。
【図４】レファレンス電圧を出力する電圧フォロワ型オ
ペアンプの入力側に設けられるスイッチの回路図であ
る。
ペアンプの入力側に設けられるスイッチの回路図であ
る。
【図５】本発明の第１の実施例で用いられるレジスタを
示すブロック図である。
示すブロック図である。
【図６】本発明の第１の実施例で用いられる電源電圧を
示す図である。
示す図である。
【図７】本発明の第２の実施例のブロック図である。
１ パラメータ設定手段
２ 設定制御手段
ＡＶ アナログ出力電圧
Ｄ０〜Ｄｎ−１ デジタル入力信号
Ｖｒｅｆ＋，Ｖｒｅｆ−はそれぞれ高電位側及び低電位
側リファレンス電圧
側リファレンス電圧
Claims (6)
- 【請求項１】 梯子型抵抗回路と選択回路とを備え、高
電位側及び低電位側リファレンス電圧（Ｖｒｅｆ＋，Ｖ
ｒｅｆ−）が印加され、ｎビットのデジタル入力信号
（Ｄ０〜Ｄｎ−１）に対応したアナログ出力電圧（Ａ
Ｖ）を出力するデジタル−アナログ変換器において、ア
ナログ出力電圧（ＡＶ）の出力状態を決定するための所
定の回路パラメータについて複数の回路パラメータを設
定可能なパラメータ設定手段（１）と、制御信号に基づ
いて前記パラメータ設定手段（１）を制御して所望の回
路パラメータを設定させる設定制御手段（２）と、を設
けたことを特徴とするデジタル−アナログ変換器。 - 【請求項２】 前記回路パラメータはデジタル−アナロ
グ変換器の出力電圧範囲であり、前記パラメータ設定手
段は同デジタル−アナログ変換器に入力される高電位側
リファレンス電圧が一端に印加され、低電位側リファレ
ンス電圧が他端に印加された分圧用梯子型抵抗回路と、
前記設定制御手段により制御されて分圧用梯子型抵抗回
路の各段の節点のうち異なる２つの節点を選択して前記
梯子型抵抗回路に供給する上限及び下限電圧を設定する
スイッチ回路とからなることを特徴とする請求項１記載
のデジタル−アナログ変換器。 - 【請求項３】 前記回路パラメータは電圧フォロワ型オ
ペアンプの使用の有無であり、前記パラメータ設定手段
は梯子型抵抗回路に接続された電圧フォロワ型オペアン
プと、前記設定制御手段により制御されて電圧フォロワ
型オペアンプ又は前記梯子型抵抗回路を出力端子に接続
するスイッチ回路とからなることを特徴とする請求項１
記載のデジタル−アナログ変換器。 - 【請求項４】 前記電圧フォロワ型オペアンプは前記梯
子型抵抗回路の出力電圧を差動増幅する差動回路部と出
力バッファ回路部とを備え、前記回路パラメータは前記
差動回路部の電流値であり、前記パラメータ設定手段は
電源に対して並列に設けられた抵抗値の異なる複数の電
圧設定抵抗と、前記設定制御手段により制御されてこれ
らの電圧設定抵抗のうちいすれか１つを差動回路部の低
電流トランジスタのゲート端子に接続するスイッチ回路
とからなることを特徴とする請求項３記載のデジタル−
アナログ変換器。 - 【請求項５】 前記電圧フォロワ型オペアンプは前記梯
子型抵抗回路の出力電圧を差動増幅する差動回路部と出
力バッファ回路部とを備え、前記回路パラメータは前記
出力バッファ回路部の電流値であり、前記パラメータ設
定手段は電源に対して並列に設けられた抵抗値の異なる
複数の電圧設定抵抗と、前記設定制御手段により制御さ
れてこれらの電圧設定抵抗のうちいずれか１つを出力バ
ッファの定電流トランジスタのゲート端子に接続するス
イッチ回路とからなることを特徴とする請求項３記載の
デジタル−アナログ変換器。 - 【請求項６】 チップと、該チップ上に設けられた複数
のディジタル−アナログ変換器を有し、各ディジタル−
アナログ変換器は、梯子型抵抗回路と選択回路とを備
え、高電位側及び低電位側リファレンス電圧（Ｖｒｅｆ
＋，Ｖｒｅｆ−）が印加され、ｎビットのデジタル入力
信号（Ｄ０〜Ｄｎ−１）に対応したアナログ出力電圧
（ＡＶ）を出力するデジタル−アナログ変換器であっ
て、アナログ出力電圧（ＡＶ）の出力状態を決定するた
めの所定の回路パラメータについて複数の回路パラメー
タを設定可能なパラメータ設定手段（１）と、制御信号
に基づいて前記パラメータ設定手段（１）を制御して所
望の回路パラメータを設定させる設定制御手段（２）と
を設けたことを特徴とするデジタル−アナログ変換器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3203048A JPH057159A (ja) | 1990-08-18 | 1991-08-13 | デイジタル−アナログ変換器 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21780490 | 1990-08-18 | ||
| JP2-217804 | 1990-08-18 | ||
| JP3203048A JPH057159A (ja) | 1990-08-18 | 1991-08-13 | デイジタル−アナログ変換器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH057159A true JPH057159A (ja) | 1993-01-14 |
Family
ID=26513714
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3203048A Withdrawn JPH057159A (ja) | 1990-08-18 | 1991-08-13 | デイジタル−アナログ変換器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH057159A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07135468A (ja) * | 1993-11-10 | 1995-05-23 | Nec Corp | Ｄ／ａコンバータ装置 |
| JP2010288247A (ja) * | 2009-06-12 | 2010-12-24 | Analog Devices Inc | スイッチ損失を改善するための回路アーキテクチャを有するデジタル／アナログ変換器 |
-
1991
- 1991-08-13 JP JP3203048A patent/JPH057159A/ja not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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