JPH0573025A - イタリツク体キヤラクタ表示回路 - Google Patents

Abstract

(57)【要約】 【目的】パターン記憶手段の記憶容量を増やすことな
く、キャラクタの種類によって表示ラインをずらす方法
を変更する 【構成】キャラクタＲＯＭ６に記憶されたデータにおい
ては、表示ライン０を初期のラインずらし量を示す表示
ラインとし、表示ライン０のビットデータｂ7，ｂ6 に
及び表示ライン１，２…１１のビットデータｂ0 を各ラ
インのずらし量を示すデータとしている。Ｐ→Ｓ回路１
０、フリップフロック１５，１６及びセレクタ１４は、
キャラクタＲＯＭ６が出力する表示ラインのパラレルデ
ータｆをシラブルデータに変換し、このシラブルデータ
を各表示ラインのずらし量を示すデータに対応して表示
ラインずらしを行い、出力端子２４から画面表示用シラ
ブルデータｓとして出力する。これにより、パターン記
憶手段の記憶容量を増やすことなく、キャラクタの種類
によって表示ラインをずらす方法を変更する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】イタリック体のキャラクタのドッ
トパターンを表示装置に表示するイタリック体キャラク
タ表示回路に係り、特にキャラクタの形が崩れるのを防
止できるイタリック体キャラクタ表示回路に関する。

【０００２】

【従来の技術】文字放送受信機、ワードプロセッサ、パ
ーソナルコンピュータ等のキャラクタ表示装置において
は、文字や図形などのキャラクタのデータを保存してお
くキャラクタ記憶手段有し、この記憶手段に記憶された
文字や記号をドットパターンの形で表示している。

【０００３】図１０はこのようなドットパターンの表示
方法を説明する説明図である。

【０００４】図１０において、１つのキャラクタのデー
タ９０は縦１２列、横８列の画素９１のデータから構成
されている。更に詳しく説明すると、データ９０は、上
から順に重ね合わされた１２個の表示ライン０，１…１
１から構成されている。これら各表示ライン０，１…１
１は、右方向から順に並べられたビットデータｂ7 ，ｂ
6 …ｂ0 から構成されている。各表示ライン０，１…１
１におけるビットデータｂ7 ，ｂ6 …ｂ0 がそれぞれ１
つの画素９１を表示するデータとなっている。この画素
９１において、ビットデータが“１”の場合は、ドット
が存在していることを示し、ビットデータが“０”の場
合はドットが存在していないことを示している。このよ
うな複数のデータ“１”，“０”をドットに置換えるこ
とによって、この図では、１つのキャラクタのデータ９
０は、文字のＡのドットパターンを表示する。ここで、
キャラクタの上下２段の表示ライン０，１，１０，１１
と右の縦一列、即ち、各表示ライン０，１…１１におけ
るビットデータｂ0 は空き領域にしてある。理由は、キ
ャラクタを表示手段で表示した際キャラクタ同志がお互
いに接触しないようにするためである。

【０００５】ここで、キャラクタの表示方法の一つとし
てイタリック体のキャラクタを表示する場合がある。

【０００６】図１１はこのようなイタリック体を説明す
る説明図である。

【０００７】図１１において、９２は文字Ａの通常の字
体のキャラクタである。イタリック体のキャラクタ９３
は通常の字体のキャラクタ９２を右にやや傾むけたもの
である。

【０００８】このようなイタリック体のキャラクタ９３
を表示するイタリック体キャラクタ表示回路としては、
イタリック体のキャラクタ９３も他のキャラクタと同様
にそのパターンをキャラクタ読出し専用メモリ（以下キ
ャラクタＲＯＭと呼ぶ）等のキャラクタ記憶手段に記憶
しておく方法が考えられる。

【０００９】しかしこのようなイタリック体キャラクタ
表示回路では、例えばキャラクタ“Ａ”をイタリック表
示する場合にイタリック体の“Ａ”もパターン記憶手段
に記憶しておく必要があるため、一種類のキャラクタに
対し字体の異なる２キャラクタ分のキャラクタ記憶手段
の記憶容量を必要とするだけでなく、キャラクタ記憶手
段に保存する際、キャラクタのサイズの違い、即ち、イ
タリックは左右方向に長くなる（図１１参照）ことによ
る不具合も考えられる。

【００１０】これに対応して、通常のキャラクタを表示
する際にキャラクタ表示ラインごとに適当にビットをず
らしながら表示することによって少ない記憶容量でイタ
リック体表示を実現する方法もあるが、キャラクタのド
ット数が少ない場合には以下に示す問題がある。

【００１１】即ち、図１２の説明図に示す“Ｅ”のよう
に通常の字体のキャラクタ９４に斜め線が無い場合は、
イタリック体のキャラクタ９５に変換しても問題ない
が、図１３の説明図に示す“Ａ”のように通常の字体の
キャラクタ９６に右斜め線がある場合は、イタリック体
のキャラクタ９７に変換した場合には、１か所線が切れ
てしまう。

【００１２】

【発明が解決しようとする課題】上記した従来のイタリ
ック体キャラクタ表示方法では、キャラクタ記憶手段の
記憶容量を増やすことなくイタリック体の表示を行うた
めに、普通の字体のキャラクタを、表示ラインをずらし
ながら表示してイタリック体のキャラクタにするが、表
示ラインをずらす方法を全てのキャラクタについて一律
に決めてしまうと、キャラクタのドット数が少ない場合
キャラクタの種類によってはキャラクタの形が崩れてし
まう場合がある。

【００１３】本発明は上記の問題点を除去し、キャラク
タ記憶手段の記憶容量を増やすことなく、キャラクタの
種類によって表示ラインをずらす方法を変更することが
できるイタリック体キャラクタ表示回路を提供すること
を目的とする。

【００１４】

【課題を解決するための手段】本発明は、キャラクタ選
択アドレスデータに対応して選択されたキャラクタのデ
ータを表示装置にドットパターンで表示するとともに、
前記キャラクタのデータをイタリックオン・オフ信号に
対応してイタリック体のキャラクタのデータに変換して
表示装置にイタリック体のドットパターンで表示するイ
タリック体キャラクタ表示回路であつて、前記表示装置
の１水平走査毎にカウントアップすることにより、前記
キャラクタのデータの表示ラインを示すカウント結果を
出力するラインカウンタと、前記キャラクタのデータの
空き領域に、前記イタリック体のドットパターンで表示
する際に各キャラクタ毎に各表示ラインのデータを何ド
ットずらして表示すべきかを示すずらし量データを挿入
して前記キャラクタのデータを記憶し、前記キャラクタ
選択アドレスデータの示すキャラクタにおける前記ライ
ンカウンタのカウント結果が示す表示ラインのデータを
出力するキャラクタメモリと、このキャラクタメモリが
出力する表示ラインのデータから前記ずらし量データを
分離し、このずらし量データの分離された前記表示ライ
ンのデータを前記ずらし量データに対応して表示ライン
のデータをずらして表示装置に表示するデータずらし手
段とを具備したことを特徴とする。

【００１５】（作用）このような構成によれば、キャラ
クタメモリが、キャラクタのデータの空き領域に、イタ
リック体のドットパターンで表示する際に各キャラクタ
毎に各表示ラインのデータを何ドットずらして表示すべ
きかを示すずらし量データを挿入して記憶し、データず
らし手段が表示ラインのデータを遅延データに対応して
遅延させて表示装置に表示するので、パターン記憶手段
であるところのキャラクタメモリの記憶容量を増やすこ
となく、キャラクタの種類によって表示ラインをずらす
方法を変更することができる。

【００１６】（実施例）図１は本発明に係るイタリック
体キャラクタ表示回路を示す回路図である。

【００１７】図１において、符号１は、イタリック表示
を行うか、行わないかを示すイタリックオン・オフ信号
ａが導かれる入力端子である。入力端子１からのイタリ
ックオン・オフ信号ａは、セレクタ２の切換え信号入力
端子に供給される。セレクタ２は、イタリックオン・オ
フ信号ａに対応して、入力端子３からのイタリック表示
を行わない場合のタイミング信号ｂと入力端子４からの
イタリック表示を行う場合のタイミング信号ｃとの内一
方を選択してラッチ５の制御信号入力端子に供給する。
ラッチ５は、セレクタ２からのタイミング信号がハイレ
ベルとなるタイミングで入力端子に導かれるキャラクタ
選択アドレスデータｄのラッチを行い、ラッチを行った
キャラクタ選択アドレスデータｄを次のハイレベルとな
るタイミングまでキャラクタＲＯＭ６のキャラクタ選択
用アドレス端子に供給する。この場合、キャラクタ選択
アドレスデータｄは、各キャラクタに１対１に対応した
キャラクタの種類を選択するためのアドレスで、キャラ
クタの種類が変わるごとに切り換わる。

【００１８】一方、ラインカウンタ７は、キャラクタの
表示ラインを示すカウンタで、表示手段（ブラウン管、
液晶パネル等）の１水平走査ごとにカウントアップする
ようになっており、このカウント結果のカウントデータ
ｅをキャラクタＲＯＭ６のライン選択用アドレス端子に
供給するとともにライン０検出回路８に供給する。キャ
ラクタＲＯＭ６は、キャラクタ選択アドレスデータｄの
示すキャラクタにおけるカウント結果ｅが示す表示ライ
ンのデータをパラレルデータｆとして出力する。

【００１９】この場合のキャラクタＲＯＭ６に記憶され
ているキャラクタのデータを説明すると、１つのキャラ
クタのデータは、上から順に重ね合わされた１２個の表
示ライン０，１…１１から構成されている。これらの表
示ライン０，１…１１は、右方向から順に並べられたビ
ットデータｂ7 ，ｂ6 …ｂ0 から構成されている。ここ
までは図１０に示した従来例と同様である。本実施例で
異なるのは、空き領域の表示ライン０を初期のラインず
らし量を示す表示ラインとし、表示ライン０のビットデ
ータｂ7 ，ｂ6 にイタリック表示を行う場合のラインず
らし量を示すをデータを表示するとともに、表示ライン
１，２…１１の空き領域のビットデータｂ0 に一つ上側
の表示ラインに対するずらされた表示ラインの戻し量を
示したことである。

【００２０】具体的に説明すると、ビットデータｂ7 ，
ｂ6 がそれぞれ“０”と“０”の場合はラインずらし量
が０、ビットデータｂ7 ，ｂ6 がそれぞれ“０”と
“１”の場合はラインずらし量が１（ドット１個分）、
ビットデータｂ7 ，ｂ6 がそれぞれ“１”と“０”の場
合はラインずらし量が２（ドット２個分）となってい
る。表示ライン１，２…１１のビットデータｂ0 は一つ
上側の表示ラインに対するずらされた表示ラインの戻し
量を示している。ビットデータｂ0 が“１”の場合に
は、一つ上側の表示ラインより１ドット分戻し、ビット
データｂ0 が“０”の場合には、表示ラインの戻し量を
０としている。キャラクタＲＯＭ６からのパラレルデー
タｆは、ビットデータｂ7 ，ｂ6 …ｂ0 をパラレルに出
力したものである。ビットデータｂ0 はアンド回路９の
一方の入力端子に導かれ、ビットデータｂ7 ，ｂ6 …ｂ
1 はパラレル／シリアル変換回路（以下Ｐ→Ｓ回路と呼
ぶ）１０の入力端子に導かれ、さらにビットデータｂ7
，ｂ6 のデータはセレクタ１１の一方の入力端子に導
かれる。

【００２１】一方、ライン０検出回路８は、ラインカウ
ンタ７からのカウントデータｅが表示ライン０を示す場
合にハイレベルとなり、それ以外の場合にローレベルと
なるライン０検出信号ｇをセレクタ１１の他方の入力端
子及びＰ→Ｓ回路１０のクリア端子ＣＬＲに供給する。
Ｐ→Ｓ回路１０は、ロード端子ＬＯＡＤに入力端子１２
からのタイミング信号ｈが導かれ、クロック信号入力端
子ＣＫに入力端子１３からのクロック信号ｉが導かれて
いる。Ｐ→Ｓ回路１０は、ライン０検出信号ｇが表示ラ
イン０を示すタイミングでデータのクリアを行い、タイ
ミング信号ｈがハイレベルを示すタイミングでパラレル
データｆのデータロードを開始し、クロック信号ｉの周
期に基づいてパラレルデータｆをシリアルデータｊに変
換してセレクタ１４の入力端子Ｄ0 に導くとともに、フ
リップフロップ１５の入力端子に導く。フリップフロッ
プ１５は、クリア端子ＣＬＲに入力端子１２からのタイ
ミング信号ｈが導かれ、クロック信号入力端子ＣＫに入
力端子１３からのクロック信号ｉが導かれている。これ
により、フリップフロップ１５は、シリアルデータｊ
（ビットデータｂ7 ，ｂ6 …ｂ1 ）をクロック信号ｉの
１クロック分遅延してするとともにタイミング信号ｈに
よりビットデータｂ1 にクリアをかけ、シリアルデータ
ｋとしてセレクタ１４の入力端子Ｄ1 に導くとともに、
フリップフロップ１６の入力端子に導く。フリップフロ
ップ１６は、クリア端子ＣＬＲにタイミング信号ｈが導
かれ、クロック信号入力端子ＣＫにクロック信号ｉが導
かれている。これにより、フリップフロップ１６は、シ
リアルデータｋを１クロック分遅延するとともにビット
データｂ2 にクリアをかけ、シリアルデータｌとしてセ
レクタ１４の入力端子Ｄ2 に導く。

【００２２】次にイタリック切換え系統について説明す
る。

【００２３】セレクタ１１は、キャラクタＲＯＭ６から
のずらし量を決定するずらし量データｍ（ビットデータ
ｂ7 ，ｂ6 ）と、後述するメモリインタフェース１８か
らのずらし量データｎとがそれぞれ第１及び第２の入力
端子に導かれており、ライン０検出信号ｇがハイレベル
となった場合、即ち、カウントデータｅが表示ライン０
を示す場合にずらし量データｍを選択し、これ以外の場
合に量データｎを選択してダウンカウンタ１９の入力端
子に導く。

【００２４】アンド回路９はキャラクタＲＯＭ６から出
力されたビットデータｂ0 と入力端子１７からのタイミ
ング信号ｏの論理積をとり、クロック信号ｐとしてダウ
ンカウンタ１９のクロック信号入力端子ＣＫに供給して
いる。ダウンカウンタ１９のロード端子ＬＯＡＤには、
入力端子４からのタイミング信号ｃが導かれている。ダ
ウンカウンタ１９は、プリセッタブルなカウンタで、タ
イミング信号ｃによりセレクタ１１からのずらし量デー
タの取り込みを行うとともに、セレクタ１１から新しい
ずらし量データが入力されるたびプリセットされ、この
ずらし量データをアンド回路９からのクロック信号ｐで
ダウンカウントし、このカウント結果ｑをフリップフロ
ップ２０に供給する。

【００２５】一方、アンド２１は入力端子１３からのク
ロック信号ｉと入力端子１２からのタイミング信号ｈの
論理積をとり、フリップフロップ２０のクロック信号入
力端子ＣＫに供給している。フリップフロップ２０は、
アンド回路２１からのクロック信号に基づいてタイミン
グ調整を行って、ダウンカウンタ１９のカウント結果ｑ
をメモリインターフェイス１８に供給する。メモリイン
ターフェイス１８は、ダウンカウンタ１９のカウント結
果ｑをラインメモリ２２に供給するととともに、このカ
ウント結果ｑの属するキャラクタの次の表示ラインを表
示する際にラインメモリ２２に記録したカウント結果ｑ
を読出し、セレクタ１１にずらし量データｎとして供給
する。ここで、カラムカウンタ２３は、表示キャラクタ
の表示カラム数を示す表示カラムデータｒをラインメモ
リ２２に供給する。ラインメモリ２２は、リードあるい
はライトするデータがどのカラムに表示されたものかが
判るように、ラインメモリ１３のアドレスとしてカラム
カウンタ２３からの表示カラムデータｒを使用してい
る。ラインメモリ２２としてはリード／ライト可能なＲ
ＡＭを使用する。ラインメモリ２２は表示装置の画面の
１行に表示する全キャラクタの１表示ライン分のずらし
情報を記録しておくためのものである。このラインメモ
リ２２の目的は、現在表示動作中の表示ラインより、１
つ前の表示ラインの表示を行った時点で何ドットのライ
ン移動を行ったかを各キャラクタごとに記録しておくこ
とである。表示装置では、画面上の１つの表示ラインの
表示を行う間には様々なキャラクタの表示があり、その
それぞれに表示ラインをずらすタイミングが異なるため
にこの様なラインメモリ２２が必要となる。

【００２６】アンド回路３１，３２はイタリックオン・
オフ信号ａによってフリップフロップ２０からのカウン
ト結果ｑ（ビットデータｂ7 ，ｂ6 ）を通過させるゲー
ト回路３０を構成している。アンド回路３１は、イタリ
ックオン・オフ信号ａとフリップフロップ２０からのビ
ットデータｂ6 の論理積を取り、セレクタ１４のセレク
ト端子Ｓ0 に供給する。アンド回路３２は、イタリック
オン・オフ信号ａとフリップフロップから２０のビット
データｂ7 のアンドを取り、セレクタ１４のセレクト端
子Ｓ1 に供給する。

【００２７】セレクタ１４は、セレクト端子Ｓ0 ，Ｓ1
がそれぞれローレベルの場合に、入力端子Ｄ0 の信号を
出力端子Ｃに導き、セレクト端子Ｓ0 ，Ｓ1 がそれぞれ
ローレベル、ハイレベルの場合に、入力端子Ｄ1 の信号
を出力端子Ｃに導き、セレクト端子Ｓ0 ，Ｓ1 がそれぞ
れハイレベル、ローレベルの場合に、入力端子Ｄ1 の信
号をコモン出力端子Ｃに導く。セレクタ１４の出力端子
Ｃは、出力端子２４に接続される。本イタリック体キャ
ラクタ表示回路は、この出力端子２４にから画面表示用
にビットデータの並べ変えが行われた画面表示用シラブ
ルデータｓを表示装置に出力する。

【００２８】図２は図１のＰ→Ｓ回路１０を更に詳細に
示す回路図である。

【００２９】Ｐ→Ｓ回路１０は、図２に示すように、基
準電位点から出力端子８０に向けてフリップフロップ６
０を先頭にしフリップフロップ６０，６１…６７とセレ
クタ７１，７２…７７を交互に縦列接続したものであ
る。フリップフロップ６０には、クロック信号入力端子
ＣＫに入力端子１３からのクロック信号ｉが導かれるこ
とにより、基準電位点の無信号をクロック信号ｉの１ク
ロック分遅延する。フリップフロップ６１は、クロック
信号入力端子ＣＫにクロック信号ｉが導かれることによ
り、このクロック信号ｉをセレクタ７１からの信号を出
力端子に導くタイミング信号にしている。フリップフロ
ップ６２，６３…６７は、クロック信号入力端子ＣＫに
クロック信号ｉが導かれることにより、それぞれの前段
のセレクタ７２，７３…７７からの信号を１クロック分
遅延する。セレクタ７１，７２…７７には、一方の入力
端子が前段のフリップフロップ６０，６１…６６に接続
され、他方の入力端子にそれぞれ、キャラクタＲＯＭ６
（図１参照）からのデータビットｂ1 ，ｂ2 …ｂ7 が導
かれる。セレクタ７１，７２…７７のセレクト端子には
入力端子１２からのタイミング信号ｈが導かれており、
タイミング信号ｈがハイレベルになる期間にそれぞれ他
方の入力端子データを選択することにより、データビッ
トｂ1 ，ｂ2 …ｂ7 の取り込みを行う。フリップフロッ
プ６７には、クリア端子ＣＬＲにライン０検出回路８
（図１参照）からのライン０検出信号ｇが導かれてお
り、ライン０検出信号ｇが表示ライン０を示している期
間は、クリア状態となる。このような接続により、デー
タビットｂ7 ，ｂ6 …ｂ1 が、タイミング信号ｈがハイ
レベルとなってから所定時間経過後、出力端子に到達す
るまでに、それぞれ０，１…６クロック遅延され、出力
端子から、データビットｂ7 ，ｂ6 …ｂ1 が１クロック
毎に順番に出力される。

【００３０】このようなイタリック体キャラクタ表示回
路のイタリック表示を行わない場合の動作を図３及び図
４を参照して以下に説明する。

【００３１】図３は図１のイタリック体キャラクタ表示
回路のイタリック表示を行わない場合の動作を３段目の
表示ライン３を例に取って示す波形図であり、図３
（ａ）はクロック信号ｉを示し、図３（ｂ）はキャラク
タ選択アドレスデータｄを示し、図３（ｃ）はカラムア
ドレスデータｒを示し、図３（ｄ）はタイミング信号ｂ
を示し、図３（ｅ）はキャラクタＲＯＭ４が出力するパ
ラレルデータｆを示し、図３（ｆ）はタイミング信号ｈ
を示し、図３（ｇ）は画面表示用シラブルデータｓを示
している。図４は表示装置の画面におけるキャラクタデ
ータの表示状態を示す説明図である。

【００３２】本実施例のイタリック体キャラクタ表示回
路は、図３（ａ）に示すクロック信号ｉを基準として動
作しており、図３（ｂ）に示すキャラクタ選択アドレス
データｄ及び図３（ｃ）に示すカラムアドレスデータｒ
は８クロック分のクロック信号ｉと同期している。この
イタリック体キャラクタ表示回路がイタリック表示を行
わない場合は、イタリックオン・オフ信号ａは、ローレ
ベルとなり、セレクタ２は、図３（ｄ）に示すイタリッ
ク表示を行わない場合のタイミング信号ｂをラッチ５に
供給する。ラッチ５は、タイミング信号ｂがハイレベル
となるタイミングＴ1 で図３（ｂ）に示すキャラクタ選
択アドレスデータｄ（この場合まずキャラクタＡのアド
レスデータ）のラッチを行い、ラッチを行ったキャラク
タ選択アドレスデータｄを次のハイレベルとなるタイミ
ングまでキャラクタＲＯＭ６のキャラクタ選択用アドレ
ス端子に供給する。キャラクタＲＯＭ６は、キャラクタ
選択アドレスデータｄが示すキャラクタにおけるカウン
トデータｅが示す表示ラインのデータを図３（ｅ）に示
すパラレルデータｆとして出力する。このパラレルデー
タｆはＰ→Ｓ回路１０へ入力される。Ｐ→Ｓ回路１０
は、図３（ｆ）に示すタイミング信号ｈがハイレベルに
なってから所定時間経過後、ビットデータｂ7からｂ1
までをクロック信号ｉに基づいて順番に出力する。ここ
でイタリックオン・オフ信号ａは、ローレベルとなって
いるので、アンド回路３１，３２の出力がローレベル、
即ち入力端子Ｓ0 ，Ｓ1 がそれぞれローレベルとなり、
セレクタ１４は、入力端子Ｄ0 を選択してＰ→Ｓ回路１
０の出力をコモン出力端子Ｃに導き、出力端子２４か
ら、図３（ｆ）に示す表示ライン３のキャラクタ“Ａ”
のビットデータｂ7 からｂ1 までのビットデータを出力
した後、表示ライン３のキォラクタＥのビットデータｂ
7 からｂ1 までのビットデータを出力する。ラインカウ
ンタ７は、表示手段の１水平走査ごとにカウントアップ
する。例えば図４の表示ライン３を表示する場合には、
ラインカウンタ７のカウントデータｅは３を示してお
り、Ａ、Ｅおよびそれに続く第１行の全キャラクタの表
示を終了した後、ラインカウンタ７は、表示ライン４を
示すカウント値４にカウントアップする。

【００３３】ここで、各キャラクタデータの表示ライン
０にはイタリック制御のためのデータが入っているの
が、表示ライン０表示中には、ライン０検出回路８がＰ
→Ｓ回路１０のクリア端子ＣＬＲにハイレベルの信号を
供給するので、表示ライン０のシラブルデータｊは全て
“０”となる。一方、各表示ラインのビットデータｂ0
にもイタリック制御のためのデータが入っているが、Ｐ
→Ｓ回路１０はビットデータｂ0 を入力しないので、イ
タリック制御のためのデータは、表示装置の画面に表示
されることはない。

【００３４】以上が通常の動作で、図４に示すような、
通常のＡＥ…の表示が示が可能となる。

【００３５】このようなイタリック体キャラクタ表示回
路のイタリック表示を行う場合の動作を図５乃至図７を
参照して以下に説明する。

【００３６】図５は図１のイタリック体キャラクタ表示
回路のイタリック表示を行う場合の動作を波形図であ
り、図５（ａ）はクロック信号ｉを示し、図５（ｂ）は
キャラクタ選択アドレスデータｄを示し、図５（ｃ）は
カラムアドレスデータｒを示し、図５（ｄ）はタイミン
グ信号ｃを示し、図５（ｅ）はキャラクタＲＯＭ４が出
力するパラレルデータｆを示し、図５（ｆ）はタイミン
グ信号ｏを示し、図５（ｇ）はタイミング信号ｈを示
し、図５（ｈ）は画面表示用シラブルデータｓを示し、
図５（ｉ）は、ラインメモリ２２のリードライトタイミ
ングを示している。図６はキャラクタＡのキャラクタデ
ータを示す説明図である。図７はキャラクタＡの画面で
の表示状態を示す説明図である。

【００３７】図５において、図５（ａ）に示すクロック
信号ｉ、図５（ｂ）に示すキャラクタ選択アドレスデー
タｄ及び図５（ｃ）に示すカラムアドレスデータｒは図
３に示すイタリック表示を行わない場合と同様になって
いる。

【００３８】イタリック体キャラクタ表示回路がイタリ
ック表示を行う場合、イタリックオン・オフ信号ａは、
ハイレベルとなり、セレクタ２は、図５（ｄ）に示すイ
タリック表示を行う場合のタイミング信号ｃをラッチ５
に供給する。ラッチ５は、タイミング信号ｂがハイレベ
ルとなるタイミングＴ11でキャラクタ選択アドレスデー
タｄのラッチを行う。ここで、図５には図示していない
が、図６に示す表示ライン０の表示期間でダウンカウン
タにビットｂ7 ，ｂ6 の値１，０がラッチされる。この
値は２進級の２であり、２ビット分表示ラインをずらす
ことを意味する。この値はキャラクタＲＯＭ６によって
ずらし量データｍとしてセレクタ１１に導びかれる。こ
の場合、カウントデータｅが表示ライン０を示すととも
に、イタリックオン・オフ信号ａは、ハイレベルとな
り、ビットデータｂ0 が“０”となっているので、ビッ
トデータｂ7 ，ｂ6 の値“１，０”はセレクタ１１、ダ
ウンカウウタ１９、フリッチプフロップ２０、ゲート回
路３０を通過して、セレクタ１４に入力端子Ｄ2 を選択
させる。この状態において、キャラクタＲＯＭ６は、キ
ャラクタ選択アドレスデータｄの示すキャラクタにおけ
るカウント結果ｅが示す表示ラインのデータを図５
（ｅ）に示すパラレルデータｆとして出力する。ここで
アンド回路９により、ビットデータｂ0 が“１”になる
まで図５（ｆ）に示すタイミング信号ｏのクロックはダ
ウンカウンタ１９に入力されない。従ってラインメモリ
２２には毎ライン同じデータが書き込まれ、ダウンカウ
ンタ１９も同じデータによってプリセットされる。これ
により、セレクタ１４が入力端子Ｄ2を選択した状態
は、ｂ0 のデータが“０”のままの表示ライン６まで維
持される。この状態でパラレルデータｆは、Ｐ→Ｓ回路
１０において図５（ｆ）に示すタイミング信号ｈの示す
タイミングで図３の場合と同様シラブルデータｊに変換
され、フリップフロック１５，１６により２クロック分
遅延されるとともに、ビットデータｂ1 ，ｂ0 が削除さ
れて、セレクタ１４を介して出力端子２４から図５
（ｈ）に示す画面表示用シラブルデータｓ（この場合表
示ライン３を示している）が出力される。これにより、
出力端子２４から表示ライン１〜６までのビットデータ
が２ビット分ずらされて出力される。この事は、図６の
ようなキャラクタのデータの場合、表示ライン６まで同
じ表示ラインのずらし量で表示されることを意味する。
一方、この場合、ダウンカウンタ１９の出力のビットデ
ータｂ7 ，ｂ6 の値“１，０”はセレクタ１１の入力と
なるほかに、ラインメモリ２２への入力データとしてメ
モリインタフェース１８を介してラインメモリ２２へ与
えられ、図５（ｉ）に示すライトのタイミングで書込ま
れる。この入力データは、このデータを使用して表示さ
れたキャラクタの表示カラムと１対１に対応したメモリ
の領域へ保存される。

【００３９】次ぎに、表示ライン７においては、ライン
メモリ２２から図５（ｉ）に示すリードのタイミングで
ビットデータｂ7 ，ｂ6 の値“１，０”が読出される。
ここで、データのｂ0 は“１”であるため、ダウンカウ
ンタ１９は、ビットデータｂ7 ，ｂ6 の値１，０をダウ
ンカウントして値０，１にして、この値をフリップフロ
ップ２０、ゲート回路３０を通過させて、セレクタ９に
入力端子Ｄ1 を選択させる。この状態は、表示ライン８
まで維持されるので、キャラクタＲＯＭ６は、キャラク
タ選択アドレスデータｄの示すキャラクタにおけるカウ
ント結果ｅが示す表示ラインのデータをパラレルデータ
ｆとして出力する。この状態でパラレルデータｆは、Ｐ
→Ｓ回路１０において図５（ｆ）に示すタイミング信号
ｈの示すタイミングで図３の場合と同様にシラブルデー
タｊに変換され、フリップフロック１５により１クロッ
ク分遅らされるとともにビットデータｂ0 が削除され
て、セレクタ１４を介して出力端子２４から出力され
る。これにより表示ライン７から表示ライン８まで、表
示ラインが右側へ１ビットずらされる。また、この場
合、この場合、ダウンカウンタ１９の出力のビットデー
タｂ7 ，ｂ6 の値“０，１”はセレクタ１１の入力とな
るほかに、ラインメモリ２２へ与えられ、キャラクタの
表示カラムと１対１に対応したメモリの領域へ保存され
る。

【００４０】次ぎに、表示ライン９においては、データ
のｂ0 は“１”であるため、ダウンカウンタはビットｂ
7 ，ｂ6 の値０，１をダウンカウント値０，０にして、
この値をフリッチプフロップ２０、ゲート回路３０を通
過させて、セレクタ９に入力端子Ｄ0 を選択させる。こ
の状態は、表示ライン１１まで維持されるので、シラブ
ルデータｊは遅延されることなくセレクタ１４を介して
出力端子２４から出力される。これにより、表示ライン
９から表示ライン１１まで、表示ラインがずらされない
状態となる。

【００４１】このようして表示ラインをずらすことによ
り、図７示す通常の字体のの“Ａ”のキャラクタ５１
を、イタリックオン・オフ信号ａをハイレベルとするこ
とにより、イタリック体の“Ａ”のキャラクタ５２に切
換えることができる。この場合、“Ａ”のキャラクタ５
１は、右斜め線があるが、イタリック体の“Ａ”のキャ
ラクタ５２には線が切れていない。

【００４２】このような実施例によれば、表示ライン０
のビットデータｂ7 ，ｂ6 と、表示ライン１，２…１１
のビットデータｂ0 を適切に設定することにより、キャ
ラクタの種類によって表示ラインをずらす方法を変更す
ることができ、キャラクタＲＯＭのメモリ容量を増やす
ことなく、イタリック表示を行った場合のキャラクタの
形崩れを防止できる。

【００４３】図８は本発明に係るイタリック体キャラク
タ表示回路の他の実施例を示す説明図であり、空き領域
がキャラクタの下側にしか取れない場合に対応したもの
である。

【００４４】この実施例においては、キャラクタ５３の
下側に初期のラインずらし量の情報の入った表示ライン
５４を設け、この表示ライン５４は画面上に空白と表示
されると決まっているので、第１行の表示ライン５４の
表示中に行２の表示ライン５４の読み出しを行ってお
き、第２行の表示に備えるようにしている。

【００４５】このような実施例によっても図１と同様の
効果が得られる。

【００４６】図９は本発明に係るイタリック体キャラク
タ表示回路のもう一つの他の実施例を示す説明図であ
り、縦のラインが空き領域として２ライン以上取れる場
合に対応したものである。

【００４７】図９に示すように、縦のラインが空き領域
として２ライン以上取れる場合は、各ラインのずらし量
を各ラインの空き領域へ直接入れておいても良い（ずら
す量が１ラインで良いのであれば、空き領域１ラインで
もこの方法が使用できる）。具体的に説明すると、各表
示ライン２，３…９のビットデータｂ1，ｂ0 に“１”
または“０”のデータをずらし量データとして入れてい
る。

【００４８】この方法によれば、図１の実施例と同様の
効果があるとともに、キャラクタＲＯＭが１表示ライン
毎に読みだしたデータでずらし量が判るので、図１にお
けるラインメモリは削除できる。また、横のドット数に
余裕があれば、情報の入った縦のラインの内の１部もし
くは全てを横の表示ラインの空き領域へ入れても良い
が、その場合は１表示ライン分以上のラインメモリが必
要となる。

【００４９】尚、図１の実施例においては、初期のライ
ンずらし量を表示ライン０のビットデータｂ7 ，ｂ6 に
表示していたが、初期のラインずらし量が使用する全キ
ャラクタに対して共通の値になる場合は、表示ライン０
のビットデータｂ7 ，ｂ6 に表示するようキャラクタＲ
ＯＭに記録しておくのではなく、セレクタに入力される
ラインずらし量データｍを固定のデータとし、ダウンカ
ウンタ１９に毎回同じデータがプリセットされるように
しておけば良い。初期のラインずらし量のデータは２で
ある必要はないが、値が変わった場合はその値に応じて
セレクタ１４の入力端子や遅延用のフリップフロップ１
５，１６の段数は変える必要がある。また、縦の空き領
域はキャラクタにたいし右にあったが、空き領域は左に
ある場合に対応できるように構成してもよい。キャラク
タのデータを記憶するキャラクタメモリとしてキャラク
タＲＯＭ６を用いたが、登録外字のイタリック表示に対
応できるように読込み可能なキャラクタメモリを用いて
もよい。

【００５０】

【発明の効果】このような発明によれば、キャラクタの
種類によって表示ラインをずらす方法を変更することが
でき、キャラクタメモリの記憶容量を増やすことなく、
イタリック表示を行った場合のキャラクタの形崩れを防
止できる。

【図面の簡単な説明】

【図１】本発明に係るイタリック体キャラクタ表示回路
を示す回路図。

【図２】図１のＰ→Ｓ回路を更に詳細に示す回路図。

【図３】図１のイタリック体キャラクタ表示回路のイタ
リック表示を行わない場合の動作を示す波形図。

【図４】図３の動作におけるキャラクタデータの表示状
態を示す説明図。

【図５】図１のイタリック体キャラクタ表示回路のイタ
リック表示を行う場合の動作を示す波形図。

【図６】図５の動作におけるキャラクタＡのキャラクタ
データを示す説明図。

【図７】図５の動作におけるキャラクタＡの画面での表
示状態を示す説明図。

【図８】本発明に係るイタリック体キャラクタ表示回路
の他の実施例を示す説明図。

【図９】本発明に係るイタリック体キャラクタ表示回路
のもう一つの他の実施例を示す説明図。

【図１０】従来のドットパターンの表示方法を説明する
説明図。

【図１１】従来のイタリック体を説明する説明図

【図１２】従来のキャラクタのドット数が少ない場合の
イタリック体のキャラクタ“Ｅ”を示す説明図。

【図１３】従来のキャラクタのドット数が少ない場合の
イタリック体のキャラクタ“Ａ”を示す説明図。

【符号の説明】 ６ キャラクタＲＯＭ ７ ラインカウウタ １０ Ｐ→Ｓ回路 １４ セレクタ １５，１６ フリップフロック

Claims (1)

【特許請求の範囲】
1. 【請求項１】 キャラクタ選択アドレスデータに対応し
   て選択されたキャラクタのデータを表示装置にドットパ
   ターンで表示するとともに、前記キャラクタのデータを
   イタリックオン・オフ信号に対応してイタリック体のキ
   ャラクタのデータに変換して表示装置にイタリック体の
   ドットパターンで表示するイタリック体キャラクタ表示
   回路であつて、 前記表示装置の１水平走査毎にカウントアップすること
   により、前記キャラクタのデータの表示ラインを示すカ
   ウント結果を出力するラインカウンタと、 前記キャラクタのデータの空き領域に、前記イタリック
   体のドットパターンで表示する際に各キャラクタ毎に各
   表示ラインのデータを何ドットずらして表示すべきかを
   示すずらし量データを挿入して前記キャラクタのデータ
   を記憶し、前記キャラクタ選択アドレスデータの示すキ
   ャラクタにおける前記ラインカウンタのカウント結果が
   示す表示ラインのデータを出力するキャラクタメモリ
   と、 このキャラクタメモリが出力する表示ラインのデータか
   ら前記ずらし量データを分離し、このずらし量データの
   分離された前記表示ラインのデータを前記ずらし量デー
   タに対応して表示ラインのデータをずらして表示装置に
   表示するデータずらし手段とを具備したことを特徴とす
   るイタリック体キャラクタ表示回路。