JPH0573031B2

JPH0573031B2 -

Info

Publication number: JPH0573031B2
Application number: JP59167117A
Authority: JP
Inventors: Makoto Takenaka
Original assignee: Casio Computer Co Ltd
Current assignee: Casio Computer Co Ltd
Priority date: 1984-08-09
Filing date: 1984-08-09
Publication date: 1993-10-13
Also published as: JPS6145296A

Description

【発明の詳細な説明】〔発明の技術分野〕この発明は、マイクロプログラムに従つて楽音
波形信号の生成処理を行う信号処理装置に関す
る。

〔発明の背景〕

従来より、デイジタル技術によつて各種信号処
理を行う装置が開発されている。例えば電子楽器
のような信号処理装置も、デイジタル回路により
楽音信号を得るようにしたものが多くある。しか
るに、従来の電子楽器においては、夫々の機能毎
に夫々の固有の処理を行う回路を設けるのが一般
的である。

即ち、例えば楽音波形信号を生成するために
は、波形のアドレスを指定するアドレス指定回
路、波形メモリから読出された波形情報に対しエ
ンベロープを付加するためのエンベロープ制御回
路、複数楽音を同時に発生するために各チヤンネ
ルから発生された波形情報を累算した後、アナロ
グ信号に変換するための累算回路などは、個別の
構成としなければならなかつた。

このような従来技術によれば、複雑な波形生成
処理を実行するためには、ハードウエアが莫大な
ものとなり、しかも専用の処理しかできない汎用
性に欠くものであつた。

そこで例えば、信号処理装置としての電子楽器
の場合、楽音信号を生成するための楽音波形を生
成する処理やエンベロープを付加する処理などを
夫々個別の回路を設けずに、同一の演算回路を用
いて、予め記憶されたデータとマイクロプログラ
ムに従つて繰り返し演算することが考えられてい
るが、変化の速い楽音信号を生成するにはこれら
各処理は極めて短時間で行わねば、楽音信号の変
化に追従できなくなる。

逆に楽音信号の各処理のうち、例えばエンベロ
ープ付加処理などは楽音波形生成処理と比べて変
化がゆつくりであるため、他の処理が複数回実行
される間に１回実行するだけでよく、楽音波形生
成処理と同一の周期で処理を実行すれば無駄な処
理が多くなつて全体の演算時間が長くなつてしま
う問題があつた。

この問題を解決する方法のひとつとして、この
エンベロープ付加処理と楽音波形生成処理とをイ
ンターラプト処理ルーチンとし、夫々異なる周期
のインターラプトクロツクで実行を開始させる方
式が考えられる。しかしながら、こうしたインタ
ーラプト処理ルーチンを読み出すためにアドレス
制御を行うための構成が複雑になるばかりでな
く、メイン処理ルーチンで実行される処理がイン
ターラプトクロツクの発生毎に中断されるため、
処理時間がインターラプトの周期によつて変動す
るという問題があつた。

〔発明の目的〕

本発明は、上記事情に鑑みてなされたものであ
り、簡単なハードウエア構成で、無駄な処理を行
うことのない信号処理装置を提供することにあ
る。

〔発明の要点〕

本発明は、複数種の処理を所定の順序でかつ各
処理が異なる繰り返し間隔をもつて配置されたマ
イクロプログラムを記憶したプログラムメモリ手
段を有し、このプログラムメモリ手段を最初から
順次時分割に読み出すことにより、各処理に対応
する一連の演算命令を夫々異なる周期で出力し、
この一連の演算命令を複数の演算手段の演算を組
み合わせて実行するようにしたことを特徴とす
る。

〔実施例〕

以下図面を参照して、本発明の一実施例を説明
する。

第１図は、その実施例の回路構成を示すもので
ある。この実施例の回路が実行する処理を機能毎
にまとめて等価的に図式化すると第２図の如くな
る。従つて、本実施例の回路構成を詳細に説明す
るに先だち、第２図の機能ブロツク図の説明す
る。

＜機能ブロツク＞第２図中、符号１は、図示しないマイクロプロ
セツサとのインターフエース回路であり、マイク
ロプロセツサとはデータバスDBを介して接続さ
れている。

このインターフエース回路１を介して、ピツチ
エンベロープジエネレータ２には、ピツチエンベ
ロープを発生するための情報FRRとFRSとが与
えられる。

即ち、ピツチエンベロープジエネレータ２は、
情報FRRで指定される傾きをもつ信号を、最終
値即ち情報FRSまで徐々に発生する。その現在
値の情報を以下FRCと称する。従つて、このピ
ツチエンベロープジエネレータ２は、１回の演算
で、FRC←FRC＋FRRを行い、FRCがFRSと一
致あるいはそれを越えると、インタラプト信号
INTを発生して、次の情報FRR，FRSをセツト
するよう上記マイクロプロセツサに指令する。

その結果、ピツチエンベロープジエネレータ２
は、折れ線のピツチエンベロープ信号を発生す
る。第３図は、その状態を示す。

図中３は、加算器で、上記ピツチエンベロープ
ジエネレータ２の出力FRCと、情報FCとを加算
する。情報FCは、出力楽音のピツチの中心値を
決定するもので、仮に、ピツチエンベロープジエ
ネレータ２の出力FRCがゼロならば、このFCで
指定される音高の楽音が定常的に発生することに
なる。

そして、この加算器３の出力は、指数変換
ROM４に与えられ、周波数情報FIに変換され
る。即ち、情報FCあるいはFRCは、セント比例
の情報であり、それをヘルツ単位の実際の周波数
を指定する情報とする。

この指数変換ROM４には、更にノイズ情報
NOISEあるいは、FM変調のときは後述する出力
波形情報Ｏが、情報OSCとして入力する。

従つて、この情報OSCによつて、更に周波数
が変調することになる。なお、指数変換ROM４
に与えられる２つの情報は内部で加算された後、
指数変換される。

そして、出力される周波数情報FIは、位相角
情報ジエネレータ５にて累算されて、位相角アド
レスを指定する位相角情報PAとなり、乗／除算
器６に供給される。

乗／除算器６には更に、高調波抑止回路７から
のモジユレーシヨン情報MODが供給される。即
ち、インターフエース回路１を介してウエーブエ
ンベロープジエネレータ８には、情報WRRと
WRSとが与えられる。この情報WRRは、エンベ
ロープ信号の傾きを指定し、情報WRSは最終値
を決定する。そして、このウエーブエンベロープ
ジエネレータ８からは、現在値を与える情報
WRCが出力する。

即ち、ウエーブエンベロープジエネレータ８
は、１回の演算で、WRC←WRC＋WRRを実行
する。そして、情報WRCがWRSと一致又はそれ
を越えると、ウエーブエンベロープジエネレータ
８からインタラプト信号INTを発生し、次の情
報WRR，WRSをセツトするよう上記マイクロプ
ロセツサに指令する。この状態を、第４図に示
す。

そして、このウエーブエンベロープジエネレー
タ８の出力情報WRCは、加算器９に、グロウル
ジエネレータ１０の出力する情報GLWとともに
与えられる。このグロウルジエネレータ１０は、
低周波信号発振器（LFO）の機能をもつており、
出力楽音の周波数に比べて十分低い周波数の信号
即ち情報GLWを発生する。

そして、上記加算器９の出力が、基本的に波形
の高調波成分の含有率を決定する、つまり波形を
歪ませる程度を決定するものであるが、極度に波
形を歪ませるとスペクトルの折返し歪によるノイ
ズがでることになり、それを防止するために、周
波数情報FIでその上限を決定すべく、上記高調
波抑止回路７でその処理をして、モジユレーシヨ
ン情報MODとして、上記乗／除算器６に与えて
いる。なお、この高調波抑止回路７の詳細は、特
願昭58−251738号（発明の名称「電子楽音の高調
波制限方式」）にて開示してある。

そして、乗／除算器６は、位相角情報PAをモ
ジユレーシヨン情報MODで除算あるいは双方の
情報を乗算することによつて、波形一周期におい
て、レートが変化する修正アドレス信号、あるい
は波形一周期において１周期を越えてアドレスを
指定する修正アドレス信号を発生するもので、位
相角定数PAが一定レートで繰返し変化するのに
対し、それを歪ませてあるいはそのレートを１よ
り大のレートとして変化する情報ANGを発生す
る。

なお、波形一周期において、レートが不均一と
なる修正アドレス信号で、例えば余弦波を記憶し
たメモリをアクセスすることによつて矩形波、鉅
歯状波を生成する技術を詳細に開示したものとし
て、特願昭57−221266号（発明の名称「波形発生
方式」）があり、波形一周期において１より大の
周期のアドレスを指定する修正アドレス信号で、
例えば余弦波を記憶したメモリをアクセスするこ
とにより、複数周期の波形を得、それに対して一
周期内で窓関数（包絡線信号）を更に乗算してレ
ゾナンス効果を得る技術を開示したものとして、
特願昭57−225582号（発明の名称「電子楽器の楽
音発生方式」）がある。

そして、この乗／除算器６から出力する情報
ANGは、ウエーブジエネレータ１１に与えられ
波形情報Ｗを発生し、乗算器１２に送出される。

乗算器１２は、通常状態では、入力波形信号を
窓関数信号を１として乗算して出力する、換言す
れば、入力信号を何も変更することなく出力信号
とするものであり、上述したようにレゾナンス効
果時には、所定の波形を１周期毎に繰返しとる窓
関数を入力波形信号に乗算して出力するものであ
る。更に、リング変調効果時には、他のチヤンネ
ルの最終出力波形信号を、当該チヤンネルの波形
信号に乗算する機能をもつ。

即ち、この乗算器１２は、上記波形情報Ｗのほ
か、窓関数情報Ｆが、位相角情報ジエネレータ５
から、最終波形情報Ｏが乗算器１３から選択的に
与えられるようになる。

この乗算器１２において、如何なる演算をとら
せるのか、例えばどのような窓関数情報Ｆを波形
情報Ｗに乗算するのかを指定するのが、波形指定
回路１４であり、また、この波形指定回路１４は
乗／除算器６において実行する演算形式を変更し
て出力波形を指定する機能も有し、情報WAVを
出力する。この波形指定回路１４には、マイクロ
プロセツサの信号がインターフエース回路１を介
して、音色、効果を指定する信号が予めセツトさ
れる。

第２図中、符号１５は振幅エンベロープジエネ
レータであり、音量を決定するエンベロープ信号
を発生するもので、インターフエース回路１を介
して、情報ARR，ARSがマイクロプロセツサか
ら与えられる。

即ち、この振幅エンベロープジエネレータ１５
は、上述したピツチエンベロープジエネレータ２
やウエーブエンベロープジエネレータ８と同様
に、１度の演算で、ARC←ARC＋ARRを実行す
る。そして、情報ARCが情報ARSと一致または
それを越えると、振幅エンベロープジエネレータ
１５からインタラプト信号INTを発生し、次に
情報ARR，ARSをセツトするようマイクロプロ
セツサに指示する。この状態を、第５図に示す。

そして、振幅エンベロープジエネレータ１５
は、加算器１６に情報ARCを送出する。

またこの加算器１６には、トレモロジエネレー
タ１７から情報TRMが供給される。即ち、この
トレモロジエネレータ１７は、上記グロウルジエ
ネレータ１０と同様、低周波数信号を発生する低
周波発振器（LFO）の機能を有しており、時間
と共に振幅レベルが繰返し変化するいるゆるトレ
モロ効果を得るための信号を発生する機能を有す
る。

そして、上記加算器１６は、情報ARCと情報
TRMを加算した後、指数変換ROM１８に与え
られる。この指数変換ROM１８は、直線／指数
関数変換を行うもので、この指数変換ROM１８
は、指数関数変換されたエンベロープ情報、即ち
情報AREを出力し、上記乗算器１３に与える。

乗算器１３は、乗算器１２の出力情報WFと、
指数変換ROM１８の出力情報AREとを乗算し、
その出力情報Ｏを、最終段の累算器１９に与え
る。

即ち、上述した本実施例の機能ブロツク回路に
あつては、例えば、８チヤンネルの時分割処理が
実現でき、上記位相角情報ジエネレータ５、ピツ
チエンベロープジエネレータ２、ウエーブエンベ
ロープジエネレータ８、振幅エンベロープジエネ
レータ１５は夫々８チヤンネルの時分割動作を
し、その結果得られる出力波形情報Ｏは、最大８
チヤンネル分あり、それを累算して最終出力情報
OSMを累算器１９は発生し、最終出力DOUTと
する。

さて、この第２図に示した機能ブロツクの処理
のうち主たる処理の信号変化をまとめると第６図
の如くなる。

即ち、第２図に示した各ブロツクのうち、全て
が同じ頻度で処理を実行するのではなく、ピツチ
エンベロープジエネレータ２の処理のレートを
5Kレートとすれば、ウエーブエンベロープジエ
ネレータ８の処理は10Kレートとなり、振幅エン
ベロープジエネレータ１５の処理は、20Kレート
となり、波形を生成するために動作する位相角情
報ジエネレータ５、乗／除算器６、乗算器１２，
１３等の処理は40Kレートとなる。

従つて、波形生成処理を８回行うときに、振幅
エンベロープ処理は４回、ウエーブエンベロープ
処理は２回、ピツチエンベロープ処理は１回行え
ばよい。

第１図の実施例は、第２図の機能ブロツクの
夫々の処理を、第６図のようにマイクロプログラ
ムに従つて演算実行するように変換し、これを効
率的に実行するような回路構成をとることにより
実現されたものである。なお、この第６図の説明
は後述する。

＜実施例の構成＞以下、第１図の構成を説明する。この第１図に
おいては、演算処理回路ALU１，ALU２を中心
とする回路群と、更にその他の回路群に分けるこ
とができる。

演算処理回路ALU１には、DRAM２１と
SRAM２２が接続される。即ち、このDRAM２
１の内容は、クロツクφ_Dにて読込がなされるラ
ツチ２３に記憶され、SRAM２２の内容は、ク
ロツクφ_Sにて読込がなされるラツチ２４に記憶さ
れる。そして、ラツチ２３の出力はゲートg₁を介
して演算処理回路ALU１のＡ入力端に入力する。
また、演算処理回路ALU１のＡ入力端にはゲー
トg₂を介してバスABが接続される。

また、ラツチ２４の出力は、演算回路ALU１
のＢ入力端に入力すると共に、クロツクφ_Cで読
込動作するラツチ２５に与えられ、ゲートg³を介
し更にゲートg⁴を介して、DRAM２１に供給さ
れ、またゲートg³，g⁵を介してバスABに接続さ
れる。

演算処理回路ALU１のＯ出力端からの出力は
ゲートg⁶を介してクロツクφA₁で読込動作するラ
ツチ（Acc）２６に印加される。また、ラツチ２
４の出力はゲートg⁷を介して、このラツチ２６に
も供給される。そして、このラツチ２６は上記バ
スABに接続される。

また、上記ラツチ２３の出力はゲートGJを介
してバスEBに接続される。このバスEBには、更
にゲートGKが接続されており、クロツクφE₂で
読込動作をするラツチ２７の出力が供給される。

更に、ラツチ２７の出力はゲートg⁸を介して
SRAM２２の入力端に与えられる。このSRAM
２２には、バスOBがゲートg⁹を介して接続され、
また上記DRAMにもこのバスOBがゲートg¹⁰を
介して接続される。そして、上記演算処理回路
ALU１からは、演算結果が所定条件を満足する
ことを検出すると、インタラプト信号INTが出
力し、図示しないマイクロプロセツサに供給され
る。

上記ラツチ２７には、指数変換ROM２８の出
力に従い、更に補間処理を実行する乗算器（内部
に加算器を含む）２９の出力が印加される。この
乗算器２９のＡ入力端には、ゲートg¹¹を介して
与えられるラツチ２３の出力か、あるいはゲート
g¹²を介して与えられるバスABの出力が供給さ
れ、乗算器２９のＢ入力端にはバスPBの出力が
供給される。

そして、また上記バスABの出力はゲートg¹³を
介し、更にゲートg¹⁴を介して、上記ゲートg⁸あ
るいはゲートGKに接続される。また、ゲート
g¹³，g¹⁴は、ゲートg¹⁵に接続される。

上記バスABへのラツチ２６出力は、ラツチ３
０にクロツクφ_Nで読込まれる。このラツチ３０
には、周波数情報を累算して得られる位相角情報
がラツチされるもので、その出力は、出力波形の
形状に応じて異なるゲート制御がなされるゲート
３１に供給されると共に、コンパレータ３２に供
給される。そして、このコンパレータ３２の出力
は、上記ゲート３１に与えられると共にゲート３
３にも供給される。即ち、このゲート３３は、ラ
ツチ３４にクロツクφ_Mで記憶されるモジユレー
シヨン情報を適宜ゲート制御して、乗／除算器３
５に供給する。

乗／除算器３５では、ゲート３１を介して与え
られる位相角情報を、ゲート３３を介して与えら
れるモジユレーシヨン情報にて除算するか、ある
いは両情報を乗算して、ラツチ３６に記憶させ
る。このラツチ３６は、クロツクφw₁にて読込動
作をする。

そして、このラツチ３６の出力は、例えば余弦
波の情報を記憶するROM３７に与えられ、波形
情報をアクセスし、補間用の乗算器（内部に加算
器を含む）３８を介して、ラツチ３９にクロツク
φw₂でストアされる。

ラツチ３９の出力は、ゲートg¹⁶を介してブー
のアルゴリズムによる乗算器４０のＸ入力端に供
給される。またこの乗算器４０のＹ入力端には、
クロツクφw₃にて読込動作がなされるラツチ４１
の出力がゲートg¹⁷を介して、またラツチ２６の
出力がゲートg¹⁸を介して与えられ、その乗算結
果はＺ入力端から出力し、ラツチ４２にクロツク
φw₃にて読込まれる。そして、このラツチ４２の
出力は、クロツクφw₃の発生によりラツチ４１に
供給記憶され、またラツチ４３にクロツクφ_Uに
て読込まれる。

そして、このラツチ４３の出力は、ゲートGL
を介して、バスEBと接続されるほか、ゲートg¹⁹
を介して、ゲートg¹⁵，g¹³，g¹⁴とも接続される。

上記ゲートGLからの出力は、演算処理回路
ALU２のＡ入力端にも供給される。この演算処
理回路ALU２のＢ入力端には、PRAM４５の出
力がラツチ４６を介して与えられる。このラツチ
４６には読込クロツクφ_Pが与えられる。そして、
このラツチ４６の出力は、更にクロツクφ_Lにて
読込動作をするラツチ４７にも供給される。この
ラツチ４７の出力はゲートg²⁰を介して、ラツチ
４８にクロツクφ_TRでラツチされる。また、演算
処理回路ALU２のＯ出力端からはゲートg²⁰を介
してラツチ（Acc）４９にクロツクφ_A2で読込ま
れる。

また、このラツチ４９には、ノイズジエネレー
タ４４の出力がゲートg²¹を介し、更にゲートg²²
を介して与えられる。またゲートg²⁰を介して出
力される信号は、ゲートg²³を介して演算処理回
路ALU２のＢ入力端にも入力される。

そして、上記ラツチ４９の出力は、DA変換器
（図示せず）に最終出力を与えるラツチ５０にク
ロツクφ₀にて読込まれると共に、バスPBにも与
えられ、ゲートg²⁴にも与えられる。またゲート
g¹⁴，g¹⁹にも与えられる。

そして、このラツチ４９の出力は、ゲートg²⁵
を介してラツチ４８に供給されるほか、ゲート
g²⁶を介してPRAM４５にも記憶される。更にゲ
ートg²⁷を介してラツチ４８に記憶された内容が、
ゲートg²⁵，g²⁶にも与えられる。そして、上記
PRAMには、バスOBを介して供給される信号が
ゲートg²⁸介し供給される。

第１図中符号５１はインターフエース回路であ
り、マイクロプロセツサから供給されるデータは
ゲートg³⁰を介してバスOBに出力される。そし
て、また、各種コントロール信号は、インストラ
クシヨンデコーダ５２にも供給される。そして、
この第１図の回路の動作を所定の順序（シーケン
ス）で制御するために、プログラムカウンタ５３
があり、後述するように、このプログラムカウン
タ５３の上位カウンタは00〜1Fまでの32ステツ
プをとるようになつていて、この32ステツプの処
理で基本的な演算ルーチンがおわる。

このプログラムカウンタ５３には中位カウンタ
として14進のカウンタがあり、下位カウンタとし
て中位カウンタの２倍のレートのカウンタ（28
進）がある。

そして、これらのプログラムカウンタ５３の出
力は、ROM５４に与えられて、種々のマイクロ
インストラクシヨンコードが読出され、それを、
上記インストラクシヨンデコーダ５２に与えて
個々の指令、各ゲートg¹〜g³⁰，GJ，GK，GLの
開閉指令、RAMに対するアドレス指定等のイン
ストラクシヨン信号を出力するようになつてい
る。

なお、この第１図の回路構成において、第２図
の機能ブロツク図のうち、指数変換ROM４と指
数変換ROM１８とは、この第１図の指数変換
ROM２８、乗算器２９に相当する。後述するよ
うに、第１図では１つの回路を用いて、周波数変
換、エンベロープの指数変換の双方の機能を実現
するようになり、ハードウエアの節約をはかつて
いる。

また同様に、第２図の乗／除算器６は、第１図
の符号３０〜３６の回路に相当し、第２図のウエ
ーブジエネレータ１１は、第１図の符号３７，３
８，３９の回路に相当する。

そして、第２図では、乗算器１２と乗算器１３
を別個の構成としたが、第１図では、ブースのア
ルゴリズムによる乗算器４０を時分割的に２回の
演算を１つの波形演算に対して行うようにしたも
のであり、この点でもハードウエアの低減をはか
つている。

その他の機能ブロツクは、演算処理回路ALU
１と演算処理回路ALU２とを中心とする回路に
よつて実現されており、その詳細な対応関係は後
に説明するとおりである。

＜メモリマツプ＞次に、SRAM２２，DRAM２１，PRAM４５
のメモリマツプを第７図〜第９図を参照して説明
する。

先ずSRAM２２は、夫々８チヤンネル（ch0〜
ch7）の10種類のデータが記憶される。例えば１
つのチヤンネルの１つの種類のデータは16ビツト
から成る。なお、他のメモリについても同様のビ
ツト構成とする。

そして、SRAM２２には、ピツチエンベロー
プを生成するための情報FRR，FRS（既に第２図
で説明済、以下同様）、ウエーブエンベロープを
生成するための情報WRR，WRS、振幅エンベロ
ープを生成するための情報ARR，ARSが記憶さ
れる。また、中心周波数を指定する情報FC、波
形形状等を指定する情報WAV、周波数情報FI、
指数変換された振幅エンベロープ情報AREがこ
のSRAM２２に記憶される。

また第８図に示すように、DRAM２１には、
８チヤンネル（ch0〜ch7）の４種類のデータが
記憶される。即ち、ピツチエンベロープの現在値
情報FRC、ウエーブエンベロープの現在値情報
WRC、振幅エンベロープの現在値情報ARC、位
相角を指定する位相角情報PAがこのDRAM２１
に記憶される。なお、夫々の情報は第２図にて示
したとおりのものである。

第９図は、PRAM４５の記憶内容を示し、８
チヤンネル分の高調波抑止のための情報BL、８
チヤンネル分のモジユレーシヨン情報MOD、４
チヤンネル分のグロウル情報GLW、トレモロ情
報TRMが記憶される。

なお、グロウル効果、トレモロ効果をかけると
きは、２つのチヤンネル毎に相違する効果が付加
されるようになつていて、４種類の情報でよいこ
とになる。

また、FM変調、あるいはノイズ変調を行うた
めの情報OSCは、５個分あり、奇数チヤンネル
ch1，３，５，７は変調を基本的にかけないため
０である情報OSC７が相等し、偶数チヤンネル
ch0はOSC0，ch2は情報OSC１，ch4は情報OSC
２，ch6は情報OSC３が相当する。

また、最終出力の累算情報OSMは１個分
（OSM４）、後述する変調レベルの基準を決める
情報αは２個分（α５が奇数チヤンネルch1，
３，５，７に対応し、α６が偶数チヤンネル
ch0，２，４，６に対応する）あり、これらが
PRAM４５に記憶される。

＜インストラクシヨン＞次に、これらのSRAM２２，DRAM２１，
PRAM４５の内容に対し種々の演算を実行する
ために出力されるインストラクシヨンにつき説明
する。

即ち、これらのインストラクシヨンは、ROM
５４の内容に従つてインストラクシヨンデコーダ
５２から出力するものであつて、先ず、演算処理
回路ALU１に関連するインストラクシヨンにつ
いて説明する。

(イ) Ｄ＋Ｓ→Acc これは、DRAM２１の内容をラツチ２３を介
し更にゲートg¹を介して演算処理回路ALU１の
Ａ入力端に与えると共に、SRAM２２の内容を
ラツチ２４を介して演算処理回路ALU１のＢ入
力端に与え、その各入力端の内容を加算した後、
ゲートg⁶を介して、ラツチ（Acc）２６にセツト
するものであり、具体的なインストラクシヨンと
しては、 FRC＋FC→Acc，PA＋FI→Acc がある。

(ロ) Ｄ±Ｓ→Acc これは、DRAM２１の内容とSRAM２２の内
容と、SRAM２２の符号（±）によつて、加減
算し、それをラツチ２６に記憶させるもので、具
体的なインストラクシヨンとしては、 FRC＋FRR→Acc WRC＋WRR→Acc ARC＋ARR→Acc がある。

(ハ) Ｓ→Acc これはSRAM２２の内容をラツチ２４に記憶
させ、ゲートg⁷を開成し、ラツチ２６に記憶させ
るもので、具体的なインストラクシヨンとして
は、 ARE→Acc がある。

(ニ) Ｄ→Acc これはDRAM２１の内容をラツチ２６へ同様
に転送するもので、ゲートg¹，g⁶を開成し、演算
処理回路ALU１を介して転送記憶する。具体的
なインストラクシヨンとしては、 PA→Acc がある。

(ホ) Acc−Ｓ→Ｄこれは、ラツチ２６の内容を、ゲートg²を開成
し、（ゲートg¹は閉成し）て、演算処理回路ALU
１のＡ入力端に印加し、SRAM２２の内容を演
算処理回路ALU１のＢ入力端に印加し、その減
算結果が一致またはSRAM２２の内容を越えた
とき、SRAM２２の内容をラツチφ_C、ゲートg³
を介し、ゲートg⁴を介してDRAM２１に書込み、
また減算結果が、ラツチ２６つまりAccの値が
SRAM２２の内容を越えなければその値、Acc
をゲートg⁵を開成し、ゲートg⁴を介してDRAM
２１に書込む。この具体的なインストラクシヨン
は、各エンベロープの計算の際に出力される Acc−FRS→FRC Acc−WRS→WRC Acc−ARS→ARC である。

(ヘ) Acc→Ｄこれは、ラツチ２６の内容をゲートg⁵，g⁴を介
してDRAM２１に書込むもので、具体的には、 Acc→PA という命令がある。

以上が、演算処理回路ALU１に関する主なイ
ンストラクシヨンである。次に、演算処理回路
ALU２についてのインストラクシヨンの説明を
する。

(ト) Ｐ＋GJ→Acc これは、PRAM４５の内容をラツチ４６に転
送し、演算処理回路ALU２のＢ入力端に印加す
るとともに、バスEB上のゲートGJを開成し、
DRAM２１からの情報をＡ入力端に印加し、そ
の加算結果をゲートg²⁰を介してラツチ（Acc）
４９にストアさせるもので、具体的には、 GLW＋GJ→Acc なるインストラクシヨンがあり、そのときゲート
GJを介して与えられる情報はWRCである。

（チ）Ｐ＋GK→Acc これはPRAM４５の内容を、同様にして演算
処理回路ALU２のＢ入力端に与えると共に、ゲ
ートGKを開成してバスEB上の情報をＡ入力端
に与え、その演算結果をラツチ４９に記憶させ
る。

具体的には、 α＋GK→Acc という命令であつて、このときゲートGKを介し
て与えられるのは、周波数情報FI（ラツチ２７の
出力）である。

（リ）Ｐ＋GL→Acc これはPRAM４５の内容を、演算処理回路
ALU２のＢ入力端に与えると共に、ゲートGLを
開成し、バスEB上の情報を、演算処理回路ALU
２のＡ入力端に与え、双方の情報を加算してラツ
チ４９に記憶させる。

具体的には、 OSM＋GL→Acc という命令であり、このときゲートGLを開成し
て入力するのはラツチ４３の波形情報である。

（ヌ）Ｐ→Acc これは、PRAM４５の内容をラツチ（Acc）
４９に記憶させるもので、ゲートg²³を開成して
行う。

具体的には、 MOD→Acc TRM→Acc OSC→Acc というインストラクシヨンがある。

（ル）Acc−Ｐ→TR これは、ラツチ４９の内容Accをゲートg²⁴を
開成して演算処理回路ALU２のＡ入力端に与え、
PRAM４５の内容を演算処理回路ALU２のＢ入
力端に与え、両情報を減算し、Accの値が
PRAM４５の値を越えなければ値Accを、そう
でなければPRAM４５の値を、ラツチ４８に記
憶させる。

そのとき、ラツチ４９の値を、ラツチ４８に転
送する場合は、ゲートg²⁵を開成して行ない、ラ
ツチ４６の内容をラツチ４８に転送するときは、
ラツチ４７に一度転送し、ゲートg²⁹を開成して
転送する。この具体的なインストラクシヨンとし
ては、 Acc−BL→TR がある。

（ヲ）TR→Ｐこれは、ラツチ４８の内容をPRAM４５に転
送するもので、ゲートg²⁷，g²⁶を開成して行う。
この具体的なインストラクシヨンとしては、 TR→MOD がある。

（ワ）Acc→Ｐこれは、ラツチ４９の内容をPRAM４５に記
憶するもので、ラツチ４９の内容をゲートg²⁶を
開成して転送する。この具体的なインストラクシ
ヨンとしては、 Acc→OSM Acc→BL がある。

（カ）GL→Acc これは、ゲートGL（ゲートg²¹）を開成し、バ
スEBの内容を、ラツチ４９にゲートg²²を介して
入力する。具体的には、ラツチ４３に記憶された
波形情報または、ノイズジエネレータ４４のノイ
ズ出力をこのラツチ４９に記憶させる。

（ヨ）Acc→Ｐこれは、ラツチ４９の内容を、PRAM４５に
書込むもので、ゲートg²⁵，g²⁶を介してPRAM４
５に供給する。具体的には Acc→OSC というインストラクシヨンがある。

次に、第６図を参照して、夫々のレートの処理
を説明する。

＜5Kレートの演算＞先ず、ピツチエンベロープを算出する際は、
5Kレート毎であるが、上述した演算処理回路
ALU１では、DRAM２１の情報FRCと、SRAM
２２の情報FRRとを加減算し、レジスタ２６に
記憶させる（FRC＋FRR→Acc）。

そして、この演算結果情報が、SRAM２２の情
報FRSを越えるか否か判断し、もしそれ以下で
あれば、この情報FRCをDRAM２１に記憶させ
る。もし上記判断により情報FRSを越えたこと
が検知されると、ピツチエンベロープの１つフエ
イズの折れ線の演算が完了したことになり、演算
処理回路ALU１はインタプラト信号INTを発生
し、かつ情報FRSを、DRAM２１に情報FRCと
して記憶させる（Acc−FRS→FRC）。

そして、次に、演算処理回路ALU１では、
DRAM２１の情報FRCと、SRAM２２の情報
FCとを加算し、ラツチ２６に記憶させる。

そして、ラツチ２６の出力はバスABを介して
乗算器２９のＡ入力端に与えられる。そして、同
時に、演算処理回路ALU２の側ではPRAM４５
からラツチ４９に転送（OSC→Acc）されている
情報OSCが、バスPBを介して上記乗算器２９の
Ｂ入力端に与えられる。

そして、その双方の情報は加算された後、指数
変換ROM２８を用いて指数変換され、且つ演算
精度をあげるために補間の乗算を、乗算器２９が
実行し、その演算結果、即ち周波数情報FIを、
ゲートg⁸を介してSRAM２２に記憶させる
（SRAM_WRITE）とともに、ゲートGKを介しバス
EBを介して、演算処理回路ALU２のＡ入力端に
与える。

そして同時に、PRAM４５に記憶されている
情報αが、この演算処理回路ALU２のＢ入力端
にも与えられ、その加算結果がラツチ４９に記憶
される（α＋GK→Acc）。そして、次にラツチ４
９の出力が、PRAM４５に高調波抑止情報BLと
して記憶される。

以上の処理により、ピツチエンベロープ情報を
発生し、それに従つて周波数情報FIを発生する
とともに、周波数情報FIに従つた高調波抑止情
報BLを得ることができる。

＜10Kレートの演算＞演算処理回路ALU１では、DRAM２１に記憶
された情報WRCと、SRAM２２に記憶された情
報WRRとを加算して、ラツチ２６にセツトする
（WRC＋WRR→Acc）。そして、次にこのラツチ
２６の出力Accが、SRAM２２に記憶されてい
るWRSを越えたか否か判断し、もし越えていな
ければ、ラツチ２６の内容をDRAM２１に情報
WRCとしてセツトし、もし越えたら、演算処理
回路ALU１からインタラプト信号を発生すると
ともに、情報WRSを、DRAM２１に情報WRC
として記憶させる（Acc−WRS→WRC）。

また、上記DRAM２１の情報WRCは、ゲート
GJを介し、バスEBを介して、演算処理回路
ALU２のＡ入力端に与えられ、同時にPRAM４
５からＢ入力端に供給される情報GLWと加算し、
ラツチ４９にストアさせる（GLW＋GJ→Acc）。

そして次に、このラツチ４９の出力Accと、
PRAM４５に記憶された情報BLとの比較が行わ
れ、もし、情報Accが情報BLを越えていなけれ
ば、情報Accをにラツチ４８に、セツトし、もし
情報Accが情報BLを越えていたら、情報BLをラ
ツチ４８にセツトする（Acc−BL→TR）。そし
て次に、このラツチ４８の内容をPRAM４５に
情報MODとして転送記憶させる。

以上の処理によりウエーブエンベロープの演算
が実行され、その結果が高調波制限情報BLと比
較されて適切な値の情報がモジユレーシヨン情報
MODとして算出されることになる。

＜20Kレートの演算＞演算処理回路ALU１では、DRAM２１の出力
ARCと、SRAM２２の出力ARRとが加減算され
て、ラツチ２６にストアされる（ARC＋ARR→
Acc）。そして、次にこのラツチ２６の出力と、
SRAM２２の出力ARSとの大小比較判断が行わ
れ、情報Accが情報ARSを越えていなければ、
情報AccがDRAM２１に情報ARCとしてストア
され、情報ARSを越えたときは、あるエンベロ
ープのフエイズが終了したことになり、演算処理
回路ALU１がインタラプト信号INTを発生し、
かつ情報ARSを、DRAM２１に情報ARCとして
ストアさせる（Acc−ARS→ARC）。

また、情報ARCは、乗算器２９のＡ入力端に
印加される。演算処理回路ALU２側では、
PRAM４５の内容TRMを、ラツチ４９に転送し
た（TRM→Acc）後、バスPBを介して乗算器２
９のＢ入力端に供給する。

乗算器２９では、Ａ入力端に入力する情報と、
Ｂ入力端に入力する情報とを加算した後、指数変
換するための処理を実行し、その出力AREを
SRAM２２に記憶させる（SRAM_WRITE）。

このようにして、振幅エンベロープが発生し、
それとトレモロ情報と加算された後、指数変換が
なされて、エンベロープ情報AREが生成される。

＜40Kレートの演算＞演算処理回路ALU１では、DRAM２１の内容
PAと、SRAM２２の内容FIとを加算して新たな
位相角情報PAを生成しラツチ２６に記憶させ
（PA＋FI→Acc）るとともに、その内容を再び
DRAM２１に入力する（Acc→PA）。

そして、この位相角情報PAは、バスABを介
してラツチ３０に記憶される。また、PRAM４
５からは、情報MODが読出されラツチ４９に記
憶され（MOD→Acc）た後、バスPBを介してラ
ツチ３４にストアされる。

そして、乗／除算器３５及びゲート３１，３
３、コンパレータ３２は指定される演算をこの位
相角情報PAとモジユレーシヨン情報MODに対
し施し、しかる後、情報ANGとして送出しラツ
チ３６にセツトする。そして、この情報ANGに
よつてROM３７及び乗算器３８が動作し、波形
情報Ｗが、ラツチ３９に記憶されるようになる。

そして、このラツチ３９の内容は、ゲートg¹⁶
を介して乗算器４０のＸ入力端に与えられるとと
もに、Ｙ入力端には、DRAM２１の情報PAがラ
ツチ２６に転送され（PA→Acc）、さらにその情
報Accが、バスABを介して窓関数情報Ｆとして
ゲートg¹⁸を介して与えられる。

そしてこの乗算器４０のＺ出力端からは、窓関
数Ｆと波形情報Ｗとを乗算した結果情報WFが、
出力しラツチ４２にラツチされ、更にラツチ４１
にラツチされた後乗算器４０のＸ入力端に再度与
えられる。

そして、今度は、SRAM２２の出力AREがラ
ツチ２６に一時記憶された後（ARE→Acc）、バ
スABを介して、更にゲートg¹⁸を介して乗算器４
０のＹ入力端に与えられる。

即ち、このＹ入力端に与えられるのはエンベロ
ープ情報であり、このエンベロープ情報と、ラツ
チ４１の波形情報とが乗算器４０にて乗算され
て、ラツチ４２，４３を介し、更にゲートGLを
介して演算処理回路ALU２のＡ入力端に与えら
れる。そして同時に、PRAM４５の内容OSMと
加算され、ラツチ４９に記憶される（OSM＋GL
→Acc）。

そして、このラツチ４９の内容は、再び
PRAM４５に記憶される（Acc→OSM）ととも
に、例えば、８チヤンネルの全ての波形演算の終
了毎にクロツクφ₀が出力されて、ラツチ４９の
内容がラツチ５０に転送記憶されて、最終出力と
なる。

また、次にゲートGLを開成して、バスEB上の
波形情報か、ゲートg²¹を開成してノイズ情報か
をラツチ４９にストアさせ（GL→Acc）、それを
PRAM４５に情報OSCとして記憶させ、FM変調
かノイズ変調の場合に使用する。

このようにして、波形生成処理は実行される。
以上は、特に単一のチヤンネルに限つた動作を説
明したが、実際には８チヤンネルの異なる処理が
時分割的に、所定のシーケンスで行われるのであ
つて、以下にその動作を第１０図を参照して説明
する。

上述したように、プログラムカウンタ５３は３
つに分けられており、上位のカウンタが32ステツ
プ（00〜1F）をとり、中位のカウンタが上位の
カウンタの１つのステツプの間に14個のステツプ
をとり、下位のカウンタは、中位のカウンタの１
ステツプを２つに分けてカウントするものであ
る。

そして、上位カウンタが４ステツプ進む間に、
８チヤンネル（ch0〜ch7）の波形情報O₀〜O₇を
１回生成するものであり（ゲートGLの欄を参照
されたい。）、従つて、１つの特定のチヤンネルに
つき着目すれば、上位カウンタが一巡するとき、
８回新たな波形生成処理がなされる。

そして、これが40Kレートの演算であり、従つ
て、20Kレートの演算では、上位カウンタが一巡
する間に、１つのチヤンネルについて４回処理を
し、10Kレートの演算では同様に２回、5Kレー
トの演算では１回処理を行うようになる。

即ち、それは最終的な波形情報を生成しようと
した際に、ピツチエンベロープの生成処理の頻
度、ウエーブエンベロープの生成処理の頻度、振
幅エンベロープの生成処理の頻度に異なる重み付
けをして行つたものである。

そして、いま例えば上位カウンタの歩進速度は１／5K（H^Z）／32＝6.25×10^-6秒（160KHz）となり、中位カウンタの歩進速度は、１／5K（H^Z）／（32×14）＝4.46×10^-7秒（2240K Hz）となり、下位カウンタの歩進速度は、１／5K（H^Z）／（32×14×２）＝2.23×10^-7秒（4480KHz）となる。

＜5Kレートの演算＞先ずピツチエンベロープを求める演算について
チヤンネルＯにつき説明する。

プログラムカウンタ５３の上位と中位のカウン
タ（以下同様）が01，Ｂのときに、SRAM２２
から情報FRR₀（添字はチヤンネル０を示してお
り、以下同様である。）を、DRAM２１から情報
FRC₀を読出し、夫々ラツチ２４，２３にセツト
した後、演算処理回路ALU１にて加算しラツチ
２６に入力する。

そして次にラツチ２６の出力と、SRAM２２
から読出される情報FRC₀と上記演算処理回路
ALU₁にて比較検出し、その出力にもとづき適切
な情報を、DRAM２１にセツトする。

そして、この情報FRC₀は、プログラムカウン
タ５３が03，Ｄのときに再びDRAM２１から
読出され、同時にSRAM２２から読出される情
報FC₀と加算され、ラツチ２６にセツトされる。

また、そのときPRAM４５から読出された情
報OSC₀は、ラツチ４６にセツトされた後、ラツ
チ４９に転送され、しかる後、乗算器２９のＢ入
力端に供給される。

そして、Ａ入力端に供給される情報とともに加
算され乗算器２９にて指数変換され、周波数情報
FI₀となる。いま、この第１０図では周波数情報
FI₀がラツチ２７にラツチされた後の動作につい
て示されていないので、他のチヤンネル即ちチヤ
ンネル７の周波数情報FI₇が、プログラムカウン
タ５３が00，３の時点で得られた後の動作の説明
をする。

即ち、この周波数情報FI₇は、ゲートGKを介
して、演算処理回路ALU２のＡ入力端に印加さ
れ、同時に、PRAM４５から読出された情報α₅
と加算され、ラツチ４９にクロツクφ_A2の出力時
にラツチされ、しかる後に、PRAM４５の所定
エリアに高調波抑止情報BLとして記憶される。

このようにして、ピツチエンベロープの情報が
生成される。なお、他のチヤンネルについても全
く同様である。

＜10Kレートの演算＞次にウエーブエンベロープを求める演算につい
て第１０図を参照して説明する。チヤンネルＯの
演算は、プログラムカウンタ５３が00，Ｂのとき
開始されるのであつて、SRAM２２から情報
WRR₀がラツチ２４に転送され、DRAM２１か
ら情報WRC₀がラツチ２３に転送され、その結果
得られる情報がラツチ２６にクロツクφ_A1の出力
時にセツトされる。

そしてこのラツチ２６の情報とSRAM２２か
ら出力される情報WRS₀との比較が次に行われ、
その結果適切な情報がDRAM２１にセツトされ
る。また、この情報WRC₀が、ゲートGJを介し
て、演算処理回路ALU２のＡ入力端に供給され
る。

そして、PRAM４５から読出されたグロウル
情報GLW₀がクロツクφ_Pの出力時点でラツチ４６
にセツトされて、演算処理回路ALU２のＢ入力
端に与えられ、それが加算される。その演算結果
がラツチ４９にセツトされ、次にPRAM４５か
ら読出される情報BLがラツチ４６にセツトされ、
その情報が演算処理回路ALU２にて比較され、
その結果適切な情報がラツチ４８に読込まれ、し
かる後PRAM４５にモジユレーシヨン情報
MOD₀として記憶されることになる。

なお、チヤンネル０に対しては、グロウル情報
GLW₀が対応したが、チヤンネル１に対してはグ
ロウル情報GLW₂が、チヤンネル２に対してはグ
ロウル情報GLW₁が、チヤンネル３に対してはグ
ロウル情報GLW₃が、同様にチヤンネル４に対し
てはグロウル情報GLW₀が、チヤンネル５に対し
てはグロウル情報GLW₂が、チヤンネル６に対し
てはグロウル情報GLW₁が、チヤンネル７に対し
てはグロウル情報GLW₃が対応する。

以上は、チヤンネル０についての説明であつた
が、他のチヤンネルについても同様に所定のシー
ケンスで行えるものである。

＜20Kレートの演算＞次に振幅エンベロープを求める演算について、
チヤンネル０につき着目して説明する。

プログラムカウンタ５３が、00，３のときに
SRAM２２から情報ARR₀が、DRAM２１から
情報RC₀が出力され、演算処理回路ALU１から
その演算結果出力が得られ、この結果情報と、再
びSRAM２２から読出される情報ARS₀とが比較
され、適切な情報が乗算器２９のＡ入力端に与え
られる。

そして、PRAM４５からラツチ４６にクロツ
クφ_Pにて読込まれたトレモロ情報TRM₄がラツ
チ４９にクロツクφ_A2にて記憶された後バスPBを
介して乗算器２９のＢ入力端に与えられる。

そして、この乗算器２９から指数変換された振
幅エンベロープ情報ARE₀がラツチ２７にクロツ
クφ_E2で、プログラムカウンタ５３が00，Ａのと
きにセツトされる（第１０図EXPの欄参照）。

そして、この出力ARE₀は、ゲートg⁸を介して
SRAM２２にセツトされる。

以上は、チヤンネル０の場合であるが、他のチ
ヤンネルに対しても順次所定のシーケンスで同様
の処理がなされることで、エンベロープ情報
ARE₁〜ARE₇が算出される。

＜40Kレートの演算＞プログラムカウンタ５３の上位、中位カウンタ
が00，６〜00，８〜00，９のときに、SRAM２
２から情報FI₀を読出し、クロツクφ_Sでラツチ２
４にセツトするようインストラクシヨンデコータ
５２から所定のインストラクシヨンが発生する。
同時に、DRAM２１からラツチ２３に対し情報
PA₀を入力する。

そして、その情報FI₀とPA₀とは、演算処理回
路ALU１に与えられ、演算PA₀＋FI₀→Accが行
われ、それが再びDRAM２１にセツトされると
ともに、ラツチ３０にクロツクφ_Nで読込まれる
（乗／除算器MPY／DIVのφ_Nの欄参照）。そして
同時にラツチ３４にはモジユレーシヨン情報
MOD₀がPRAM４５からラツチ４６にクロツク
φ_Pにて読込まれ（演算処理回路ALU２のφ_Pの欄
参照。）その後ラツチ４９にクロツクφ_A2にて読込
まれた後、与えられる。

また、このとき、SRAM２２に記憶されてい
る音色を決定する情報WAV₀が読出され、この
乗／除算器３５にも与えられて、演算の指定が行
われる。

そして、情報MOD₀，PA₀，WAV₀に従つて、
プログラムカウンタ５３が01，６となつたとき
に、ラツチ３６に情報ANG₀がクロツクφ_W1で読
込まれる。そして、このラツチ３６の内容に従つ
て、ROM３７、乗算器３８は動作し、波形情報
W₀を出力し、そればプログラムカウンタ５３が
01，Ｅとなつたときに、ラツチ３９にクロツク
φ_W2で読込まれる。

そして、通常演奏（ノーマル）のときは、ブー
スの乗算器４０のＸ入力端に、プログラムカウン
タ５３の出力が02，３のときに与えられ、同時に
Ｙ入力端には、DRAM２１から読出された（演
算処理回路ALU１のφ_D，φ_A1の欄参照）情報PA₀
が適宜変換されて、窓関数情報F₀として与えら
れる。

そして、この情報W₀，F₀の乗算出力WF₀がプ
ログラムカウンタ５３が02，８のときに乗算器４
０から出力し、それがクロツクφ_W3にてラツチ４
２にラツチされ、次にラツチ４３にラツチされて
再び乗算器４０のＸ入力端に与えられる（プログ
ラムカウンタ５３が02，Ｅのとき）。

そして、このとき乗算器４０のＹ入力端には、
SRAM２２から読出された情報ARE₀が与えられ
（演算処理回路ALU１のφ_S，φ_A1の欄参照）、その
演算結果がプログラムカウンタ５３から03，４か
ら発生する。即ち、乗算器４０では、WF₀×A₀
＝0₀の演算が実行され、その出力がクロツクφ_W3
でラツチ４２に記憶され、またクロツクφ_Uでラ
ツチ４３に出力される。

そして、この出力0₀は、ゲートGLを介して
（演算処理回路ALU２のGKの欄参照）演算処理
回路ALU２に与えられ他方の入力として情報
OSM４が与えられて演算がなされた後ラツチ４
９にラツチされ、しかる後、PRAM４５に記憶
され、またこの演算処理回路ALU２が全チヤン
ネル分の波形情報O₀〜O₇を加算したときクロツ
クφ_Oにてラツチ５０に最終出力情報がラツチさ
れて外部へ出力されることになる。

そして、また、ゲートGL（又はg²¹）が開成し、
ラツチ４９に波形情報又はノイズ情報が入力さ
れ、それがPRAM４５に情報OSCとして入力さ
れる。

以上、チヤンネル０（ch0）の波形生成動作に
つき説明したが、他のチヤンネルについても同様
である。また、上記例では、ノーマルな波形生成
処理時での動作を説明したが、リング変調を付加
するときは、ブースの乗算器４０の動作が相違す
るようになる。

即ち、チヤンネル０について再びその動作を以
下に説明する。リング変調時には、プログラムカ
ウンタ５３の出力が02，３のときに、乗算器４０
のＸ入力端に波形情報W₀が与えられ、Ｙ入力端
には、チヤンネル５の出力情報O₅が与えられる。

即ち、この情報O₅は、チヤンネル５の演算を
行つて得られるもので、ブースの乗算器４０で
は、そのための演算を、プログラムカウンター５
３が00，Ｂのときから開始している。即ち、W₅
×F₅＝WF₅の演算を先ず行い、この情報WF₅に
対して振幅エンベロープ情報A₅との乗算をプロ
グラムカウンタ５３が01，８から開始し、その結
果情報O₅がラツチ４１にセツトされる。

そして、この乗算結果W₀O₅と、チヤンネル０
のエンベロープ情報A₀とが再び乗算器４０で乗
算されて、クロツクφ_Uによりラツチ４３にその
乗算結果W₀A₀O₅が得られ、これが出力波形情報
O₀としてゲートGLを介して演算処理回路ALU₂
に供給される。

このように、チヤンネル０の波形演算に対して
はチヤンネル５の波形出力O₅が与えれてリング
変調効果を実現するようになる。同様にチヤンネ
ル２に対してはチヤンネル７が、チヤンネル４に
対してはチヤンネル１が、チヤンネル６に対して
はチヤンネル３が組合されて、合計最大４音のリ
ング変調効果音が発生することになる。

以上本発明の一実施例につき説明したが、この
実施例においては、各演算レートが相違する複数
の演算を、プログラムカウンタ５３の出力に従つ
て所定のシーケンスで実行するようにして、小規
模の回路で、波形生成のための複数の演算を全て
実行することができるものである。

なお、上記実施例では、ピツチエンベロープ、
ウエーブエンベロープ、振幅エンベロープを夫々
5Kレート、10Kレート、20Kレートとしたが、そ
の比率は適宜変更でき、要は波形生成のために時
間と共に頻繁に変化すべきフアクターの演算のレ
ートを高くすればよい。

また、波形生成のための演算としては、必ずし
も上述した３種類のエンベロープを用いて行うも
のでなくともよい。

また、回路構成としては、加減算器（ALU）
や乗除算器等を複数組合せて所定のシーケンスに
従つて演算を行うものであればよく、上記実施例
の回路構成に限定されるものでない。

〔発明の効果〕

以上述べたように本発明によれば、プログラム
メモリ手段には、複数種の処理が所定の順序でか
つ各処理が異なる繰り返し間隔で配置されたマイ
クロプログラムを記憶し、このプログラムメモリ
手段を最初から順次時分割に繰り返しアクセスす
ることにより、各処理に対応する一連の演算命令
は夫々異なる周期を以て実行されるため、変化の
ゆつくりしたデータの処理は他の処理が複数回処
理が実行される毎に１回だけとなつて無駄な処理
が実行されなくなり、全体の処理時間が短くな
る。また、プログラムメモリ手段は単に最初から
順にアクセスするだけでよいから、従来のインタ
ーラプト制御のような複雑なハードウエア構成も
必要なくなる、という利点を有する。

【図面の簡単な説明】

図面は、本発明の一実施例を示し、第１図はそ
の回路構成図、第２図は、その機能ブロツクを示
す図、第３図はピツチエンベロープを示す図、第
４図はウエーブエンベロープを示す図、第５図は
振幅エンベロープを示す図、第６図は同実施例の
動作を示す図、第７図は、第１図のSRAMの内
容を示す図、第８図は、第１図のDRAMの内容
を示す図、第９図は、第１図のPRAMの内容を
示す図、第１０図は同実施例のタイムチヤートを
示す図である。 ALU１，ALU２……演算処理回路、２１……
DRAM、２２……SRAM、２８……指数変換
ROM、２９……乗算器、３５……乗／除算器、
３８……乗算器、４０……乗算器、４５……
PRAM、５２……インストラクシヨンデコーダ、
５３……プログラムカウンタ、５４……ROM。

Claims

【特許請求の範囲】１複数種の処理が所定の順序でかつ各処理が異
なる繰り返し間隔で配置されたマイクロプログラ
ムを記憶したプログラムメモリ手段と、このプログラムメモリ手段に記憶された上記マ
イクロプログラムを最初から所定の順序で繰返し
アクセスするアクセス手段と、このアクセス手段により上記マイクロプログラ
ムを解読して上記複数の処理の各処理を行う為の
一連の演算命令を順次送出するインストラクシヨ
ンデコーダ手段と、上記複数の処理に必要なデータを記憶したデー
タメモリ手段と、このデータメモリ手段からのデータに対して上
記インストラクシヨンデコーダ手段からの各処理
に基づく一連の演算命令に応答して夫々対応する
演算を実行する複数の演算手段と、を具備した信号処理装置。