JPS605977B2

JPS605977B2 - マイクロプログラム制御装置

Info

Publication number: JPS605977B2
Application number: JP49054038A
Authority: JP
Inventors: 護梅村
Original assignee: Nippon Electric Co Ltd
Current assignee: NEC Corp
Priority date: 1974-05-15
Filing date: 1974-05-15
Publication date: 1985-02-15
Also published as: JPS50147249A

Description

【発明の詳細な説明】本発明はマイクロプログラムにより制御される演算処理
装置にかかわる。

一般にマイクロプログラムにより制御される演算処理装
置は、演算処理装置の内部動作を制御するマイクロ命令
語のシークェンスから構成されるマイクロプログラムを
順次実行していくことにより、演算処理装置の動作を制
御するものである。

すなわち、マイクロプログラムはマイクロプログラム記
憶装置にマイクロ命令語の配列として格納されており、
そのマイクロプログラム記憶装置にアドレスを与えてマ
イクロ命令語を議出し、その謙出されたマイクロ命令語
に含まれる制御情報が演算処理装置の各部に供給されて
処理が実行される。ここで、１つのマイクロ命令サイク
ルにおいては常に１つのマイクロ命令語によって指定さ
れる単一の動作のみが実行される。

したがって１マイクロ命令サイクルで並列に実行可能な
動作が複数個あったとしても、マイクロ命令語の逐次的
な実行のためにマイクロ命令サイクルが複数回にわたる
ことになり、このことがデータ処理時間の増大をもたら
すと同時に、マイクロプログラム記憶装置の容量の増大
をもたらすことがある。１マイクロ命令サイクルで並勿
似こ実行可能な動作としては以下のようなものがある。

○）チェックデータタイプがバイナリーかデシマルか、あるいはフロ
ーティングか否かのチェック、メモリーアドレスがその
とき許されている領域内にあるか否かのチェック、アク
セスされたメモリーエリアがどのエリアにあるかのチェ
ック等。

｛２ー桁移動、マスキングソフトウェア命令の仕様に
したがって複雑な桁移動動作やマスキング動作。

‘３｝マイクロプログラム処理機能の動的な選択論理
演算ユニットのファンクションの動的な選択等。

■ 拡張された制御シークェンスの条件機能動的な条件
にしたがってマイクロプログラムの流れを変える動作等
。

‘５｝サブルーチン的な機能可変長浮動小数点演算を行なうサブルーチン的機能動作
等。

したがって本発明の目的は、１つのマイクロ命令によっ
て複数個の動作が並列に実行されるような、マイクロプ
ログラム制御装置を提供することにより、処理速度の高
速化を実現することにある。

本発明の他の目的は、１つのマイクロ命令によって複数
個の動作が実行されるようなマイクロプログラム制御装
置を提供することにより、マイクロプログラム記憶装置
の容量を減少させることにある。

本発明の他の目的は、１つのマイクロ命令によって複数
個の演算処理動作の実行順序を自由に組み合わせること
により、マイクロ命令の処理機能の拡張と処理速度の高
速化を実現することにある。

すなわち本発明は、一連のマイクロ命令語を含むマイク
ロプログラム記憶装置と、そのマイクロプログラム記憶
装置にマイクロ命令アドレスを与えてマイクロ命令語を
謙出すための制御回路を備え、読出されたマイクロ命令
語によって制御される演算処理装置として、第１の演算
処理装置（以降第１演算処理装置と称す）の他に、これ
とは独立して動作する特定の演算処理を実行するための
第２の演算処理装置（以降第２演算処理装置と称す）を
設け、マイクロ命令にその第２演算処理装置の動作を起
動および停止させるためのフィールドおよび第２演算処
理装置の動作を選択指定するためのフィールドを備え、
かつ、第１演算処理装置と第２演算処理装置とが互いに
他を一定期間起動または停止することができ、またジャ
ンプ命令において第１演算処理装置からだけでなく、第
２演算処理装置からもジャンプアドレスが与えられるよ
うなマイクロプログラム制御装置である。

つぎに本発明を図を参照しながら説明する。第１図は本
発明によるマイクロプログラム制御装置を利用した情報
処理装置の一実施列のブロック図を示したものである。
簡単のため本発明の説明に必要な部分以外は特に示して
いない。第１図において１１川まマイクロプログラム記
憶装置で、一連のマイクロ命令語の配列を含む。

１２０はマイクロ命令レジスタで、フィールド１２１，
１２２および１２３より成る。

１３川ま諸出制御回路で、アドレスレジスター３１、増
加回路１３２、選択回路１３３、ＡＮＤゲート１３４を
含む。

１４川ま第１演算処理装置で、ＡＮＤゲート１４２、解
読回路１４３、第１演算処理部１４４を含む。

１５川ま第２演算処理装置で、第１演算処理部および第
２演算処理部起動または停止制御回路１５１、ＡＮＤゲ
ート１５２、解読回路１５３、第２演算処理部１５４を
含む。

アドレスレジスタ１３１は、マイクロプログラム記憶装
置１１０から読み出すべきマイクロ命令語のアドレスを
含んでおり、このアドレス情報はアドレス転送路１３１
１を経由してマイクロプログラム記憶装置１１０１こ
送られ、このアドレスによって指定されたマイクロ命令
語が転送路１１０１を経由してマイクロ命令レジスタ１
２０に謙出される。

マイクロ命令レジスタ１２０のフィールド１２１は第１
演算処理装置を制御するための情報を含むフィールドで
、転送路１２０１を経由してＡＮＤゲート１４２へ入力
され、フィールド１２２は第２演算処理装置を起動する
か杏かを指定するフィールドで、転送路１２０２を経由
して第２演算処理装置１５０の制御回路１５１へ入力さ
れ、フィールド１２３は第２演算処理装置１５０の動作
を選択するためのフィールドで、転送路１２０３を経由
してＡＮＤゲート１５２へ入力される。第１演算処理装
置１４０のＡＮＤゲート１４２は、転送路１２０１を経
由して入力された制御情報と転送路１５１１を経由して
制御回路１５１から与えられる信号との論理積を実現す
るもので、転送路１５１１より‘１’が与えられると制
御情報が転送路１４２１へ供給される。解読回路１４３
は、転送路１４２１を経由して与えられた制御情報を解
読し、第１演算処理部１４４に対する制御指令群１４３
１，１４３２，…・・・・・・１４３ｎのうちいずれか
を発生する。第１演算処理部１４４は従来普通に行なわ
れているマイクロプログラム制御装置の演算処理部と類
似のものであるが、第２演算処理装置を起動または停止
させるためにそれぞれ転送路１４４１または１４４２に
よって第２演算処理装置の制御回路１５１に信号を送る
。また転送路１４４３および１４４４はブランチ命令の
ときに用いられる。アドレスレジスタ１３１からの転送
路１３１１は増加回路１３２にも接続されており、この
増加回路１３２はアドレスは１だけ増加する。選択回路
１３３は、第１演算処理部１４４からの信号１４４４が
あれば転送路１４４３から与えられるアドレス、第２演
算処理部１５４からの信号１５４５があれば転送路１５
４４から与えられるアドレス、１４４４および１５４４
から信号がなければ転送路１３２１から与えられるアド
レスが選ばれ、転送路１３３１へ供給する。ＡＮＤゲー
ト１３４は演算処理部の制御回路１５１からの信号１５
１３が‘１’のとき開かれて転送路１３３１のアドレス
が転送路１３４１を経てアドレスレジスタ１３１が更新
され、信号１５１３が‘０’のとき閉じられてアドレス
レジスタ１３１の内容は更新されない。第２演算処理装
置１５０のＡＮＤゲート１５２は、転送路１２０３を経
由して入力された制御情報と転送路１５１２を経由して
制御回路１５１から与えられる信号との論理積を実現す
るもので、転送路１６１２より‘１’が与えられると制
御情報が転送路１５２１へ供給される。解読回路１５３
は転送路１５２１を経由して与えられた制御情報を解読
し、第２演算処理部１５４に対する制御指令群１５３１
，１５３２，………，１５３ｍのうちいずれかを発生す
る。第２演算処理部１５４は、制御指令により演算処理
を実行する部分で、第１演算処理部を起動または停止さ
せるためにそれぞれ転送路１５４１，１５４２を経て制
御回路１５１に信号を送る。また、転送路１５４３はア
ドレスレジスタ１３１の内容の変更を制御するための情
報を伝えるためにある。転送路１５４６，１５４７，・
・・……，１５４ｐは、必要に応じて第１演算処理部１
４４へ情報を伝えるためのものであり、転送路１４４５
，１４４７，・・・・・・・・・，１４４ｑは、必要に
応じて第１演算処理部１４４から情報を受け取るための
ものである。制御回路１５１は、第１演算処理部１４４
と第２演算処理部１５４のそれぞれの動作の起動または
停止と、アドレスレジスタ１３１の内容の更新を制御す
るための回路であって、転送路１２０２，１２０４，１
４４１，１４４２，１５４１，１５４２，１５４３から
与えられる情報によって、第１演算処理部を起動すると
きは転送路１５１１に‘１’を与え、第２演算処理部を
起動するときは転送路１５１２に‘１’を与え、アドレ
スを更新するときは転送路１５１３に‘１’を与える。
第２図はこの部分の一実施例を示している。第２図の２
１１は入力１が‘０’か‘１’かによって、セットパル
ス入力Ｓにより出力○。

または０，に正のパルスを発生する回路（以降選択パル
ス発生回路と称す）、２１２は時間遅れ要素、２２１，
２２２，２３１，２３２はＯＲ回路、２２３，２２４，
２３３はＳに正のパルスが入力されたとき‘１’になり
、Ｒに正のパルスが入力されたとき‘０’になるような
フリツプフロツプ（以降フリップフロップと称す）であ
る。ここでは第１図のマイクロ命令レジスタ１２０のフ
ィールド１２２が‘０’のとき、第１演算処理部が起動
され、第２演算処理部は停止されるものとし、このフィ
ールド１２２が‘１’のとき、第１演算処理部の動作は
一旦停止され、第２演算処理部が起動されるものとする
。フィールド１２２の内容は転送路１２０２を経由して
選択パルス発生回路２１１の１へ入力される。マイクロ
命令レジスタをセットするセットパルスが転送路１２０
４を経由して時間遅れ要素２１２へ入力され、この出力
が転送路２１２１を経由して選択パルス発生回路のＳへ
入力される。いま、マイクロ命令レジスタ１２川こマイ
クロ命令語がセットされたとする。このときフィールド
１２２が‘０’であれば、選択パルス発生回路２１１の
入力１に‘０’が入力された後入力Ｓにセットパルスが
入力される。このパルス入力により出力○ｏに正のパル
スが発生する。このパルスは転送路２１１１を経由して
ＯＲ回路２２１，２３２に伝えられる。ＯＲ回路２２１
のパルス出力は転送路２２１１を経由してフリツプフロ
ツプ２２３のＳへ入力されフリツプフロップ２２３の出
力が‘１’となる。ＯＲ回路２３２のパルス出力は転送
路２３２１を経由してフリツプフロツプ２３３のＲへ入
力されフリツプフロツプ２３３の出力は‘０’となる。
また、セットされたマイクロ命令レジスタ１２０のフィ
ールド１２２が‘１’であれば、選択パルス発生回路２
１１の出力０１に正のパルスが発生する。このパルスは
転送路２１１２を経由してＯＲ回路２２２，２３１に伝
えられる。ＯＲ回路２２２のパルス出力は転送路２２２
１を経由してフリップフロツブ２２３のＲおよびフリツ
プフロツプ２２４のＲへ入力され、フリツプフロツプ２
２３の出力およびフリツプフロツプ２２４の出力はとも
に‘０’となる。ＯＲ回路２３１のパルス出力は転送路
２３１１を経由してフリップフロッブ２３３のＳへ入力
され、フリツプフロツプ２３３の出力は‘１’となる。
また、転送路１５４１はＯＲ回路２２１への一方の入力
であり、パルスを伝えることによってフリツプフロツブ
２２３の出力を‘１’にするための転送路、転送路１５
４２はＯＲ回路２２２への一方の入力であり、パルスを
伝えることによってフリツプフロツプ２２３およびフリ
ツプフロップ２２４の出力を‘０’にするための転送路
、転送路１５４３はフリップフロップ２２４のＳへの入
力であり、パルスを伝えることによってフリツプフロツ
プ２２４の出力を‘１’にするための転送路、転送路１
４４１はＯＲ回路２３１への一方の入力であり、パルス
を伝えることによってフリツプフロツプ２３３の出力を
‘１’にするための転送路、転送路１４４２はＯＲ回路
２３２への一方の入力であり、フリツプフロツプ２３３
の出力を‘０’にするための転送路である。フリツプフ
ロツプ２２３，２２４，２３３の出力はそれぞれ転送路
１５１１，１５１３，１５１２へ供給される。転送路１
５１１は第１図のＡＮＤゲート１４２を開閉するための
もので、‘１’または‘０１が与えられることによりそ
れぞれ第１演算処理部が起動または停止される。転送路
１５１３は第１図のＡＮＤゲート１３４を開閉するため
のもので、‘１’または‘０’が与えられることにより
それぞれアドレスレジスタ１３１が‘更新’または‘更
新阻止’される。転送路１５１２は第１図のＡＮＤゲー
ト１５２を開閉するためのもので、‘１’または‘０’
が与えられることによりそれぞれ第２演算処理部が起動
または停止される。つぎに本実施例におけるマイクロプ
ログラム制御装置の動作を簡単なマイクロプログラム例
によって説明する。第３図は、本実施例において使用さ
れるマイクロ命令語の形式の一例を示すものである。こ
のマイクロ命令語はＯＰ，Ａ，Ｂ，Ｃ，Ｄ，Ｅなるフィ
ールドに分割されている。フィールドＯＰ，Ａ，Ｂ，Ｃ
は第１図のマイクロ命令レジスタ１２０のフィールド１
２１の部分であり、フィールドＤはフィールド１２２の
部分であり、フィールドＥはフィールド１２３の部分で
ある。フィールドＯＰは、このマイクロ命令語が論理演
算命令であることを指定し、フィールドＡ，Ｂ，Ｃは演
算されるべきデータを含むレジスタを指定し、フィール
ドＤは、第２演算処理装置を起動するか否かを指定し、
フィールドＥは第２演算処理装置における動作を指定す
るものとする。第１演算処理部にはつぎのような処理機
能があるものとする。

すなわち、「Ａレジスタの内容からＢレジスタの内容を
引き、Ｃレジスタに格納する。」これは簡単のため、つ
ぎのように略記する。Ａ−Ｂ→ＣここでＡレジスタ、Ｂレジスタ、Ｃレジスタはそれぞれ
第３図のＡフィールド、Ｂフィールド、Ｃフィールドに
よって指定されるレジスタである。

この第１演算処理部の動作は従来のマイクロプログラム
制御装置におけるものと変わりがないので説明は省略す
る。本実施例ではつぎの二つの命題について説明する。

命題１：「ＡレジスタとＢレジスタの内容の差の絶対値
をＣレジスタに格納せよ。

」命題２：「Ａレジスタの内容からＢレジスタの内容を
減算し、結果をＣレジスタに格納せよ。

このときＢレジスタの内容の左端４ビットは０でなけれ
ばならない。もしそうでないときにはエラー処理番地へ
ジャンプせよ。」以下に、第１演算処理部の１つの動作
、Ａ−Ｂ→Ｃに、第２演算処理部の異なる動作を組合わせることによ
り、命題１および命題２が実現されることを示す。

第４図は、命題１を実行するための第２演算処理部の一
実施例を示す。

簡単のため本発明の説明に必要な部分以外は特に示して
いない。また、細部の制御のための信号（例えばレジス
タのセット信号等）も省略してある。先つ第２図におい
て第２演算処理部を起動するために転送路１２０２には
‘１’が与えられ、転送路１２０４からのパルスによっ
て選択パルス発生回路２１１の出力０，に正のパルス
が発生する。

これによってフリツプフロツプ２２３，２２４，２３３
はそれぞれ‘０’、‘０’、‘１’にセットされ、転送
路１５１１と１５１３は‘０、１５１２には‘１’が送
られる。すなわち「第１図においてＡＮＤゲート１４２
が閉じられて第１演算処理部の動作が停止され、ＡＮＤ
ゲート１３４が閉じられてアドレス更新が阻止され、Ａ
ＮＤゲート１５２が開かれて、解読回路１６３がマイク
ロ命令レジスタ１２０のフィールド１２３の内容を解読
し、命題１の場合には制御信号１５３１が‘１’となる
ものとする。第４図の４０３，４０７，４１５，４１６
，４１９は時間遅れ要素で、入力に‘１’が与えられた
後必要な時間を経て出力に‘１’が発生する要素、（肌
蜂ＤＴと称す）４０１，４０２，４１２は入力に‘１’
が与えられると正のパルスを発生するパルス発生回路（
以降パルス発生回路と称す）、４０５は入力Ｆが与えら
れると入力Ａの内容から入力Ｂの内容が減算され結果が
負のとき出力一に‘１’が発生する減算回路、４０９は
符号反転回路、４０８，４１０，４１３，４
１７，４１８はＡＮＤゲート、４１４はバツフア
レジスタ、４１１はＯＲ回路、１４５，１４６は、第
１演算処理装置内のレジスタである。信号１５３１に‘
１’が与えられるとパルス発生回路４０１を介して転送
路１５４１を経由し、第２図のフリップフ。ップ２２３
のＳ入力にパルスが入力されて出力が‘１’となり、こ
の信号が転送路１５１１を経由して第１図のＡＮＤゲー
ト１４２が開かれて第１演算処理装置が起動される。第
１演算処理部１４４はマイクロ命令語を解読して、命題
１の場合にはＡレジスタの内容からＢレジスタの内容を
減算する動作を実行する。このため第１演算処理部のＡ
Ｉレジスタ（第４図のＡＩレジスタ１４５）およびＢＩ
レジスタ（第４図のＢＩレジスタ１４６）にはそれぞれ
マイクロ命令語のＡフィールドおよびＢフィールドで指
定されたレジスタの内容がセットされる。この時点で第
４図のＤＴ４０３の出力は‘１’となり、パルス発生回
路４０２を介して転送路１５４２を経由し、第２図のフ
リップフロツプ２２３のＲにパルスが送られて出力が０
となり、第１演算処理装置の動作が一時停止する。一方
第１演算処理装置内部のＡＩレジスタ１４５とＢＩレジ
スタ１４６の内容は転送路１４４６と１４４７を経由し
て減算器４０５のＡおよびＢへ入力されている。ＤＴ４
０３の出力は４０４を介して減算器４１２のＦ入力へ伝
えられ、Ａ−Ｂが実行される。もしＡＩレジスタの内容
の方がＢＩレジスタの内容よりも大きければ一世力４０
６１は‘０’であり、４０６および反転回路４０９を経
てＡＮＤゲート４１０の一方の入力に‘１’が供給され
る。ＡＮＤゲート４１０のもう一方の入力は、ＤＴ４０
７の出力であって減算器４０５の動作が終了した段階で
‘１’となり、この結果出力４１０１が‘１’となって
ＯＲ回路４１１を経由してパルス発生器４１２に入力さ
れ、転送器１５４１および１５４３にパルスが送られ、
第２図のフリップフロップ２２３がセットされて第１演
算処理装置が起動されると同時にフリップフロップ２２
４がセットされてアドレスレジスタ１３１の更新阻止が
解除される。一方減算器４０５の減算の結果ＡＩレジス
タの内容よりもＢＩレジスタの内容の方が大であると、
ＡＮＤゲート４０８が開かれ、その出力４０８１によ
ってＡＮＤゲート４１３が開かれてＢＩレジスタの
内容がバッファレジス夕４１４にセットされる。その後
ＤＴ４１５の出力によってＡＮＤゲート４１７が開かれ
ると転送路１５４７を経由してＡＩレジスタの内容がＢ
Ｉレジスタへ入力される。その後ＤＴ４１６の出力によ
ってＡＮＤゲート４１８が開かれ、バッファレジスタ４
１４の内容すなわちはじめのＢＩレジスタの内容が転送
路１５４６を経由してＡＩレジスタに送られる。ここま
での動作が終了した後、ＤＴ４１９の出力によって第１
演算処理装置の動作が起動されると同時にアドレス更新
阻止が解除される。以上要するに第２演算処理装置は、
ＡＩレジスタとＢＩレジスタの内容の大きさを比較し、
（ＡＩ）と（ＢＩ）であればそのまま第１演算処理装置
を動作させ、（ＡＩ）＜（ＢＩ）であればＡＩレジスタ
ＢＩレジスタの内容を入れ替えた後、第１演算処理装置
を動作させる。第１演算処理装置は、ＡＩレジスタの内
容からＢＩレジスタの内容を減算し、結果を０１レジス
タ（図示せず）へ格納することによって、命題１は実現
される。第５図は、命題２を実行するための第２演算処
理部を示す。

命題１と同様にして第２図のフリップフロツプ２２３，
２２４，２３３はそれぞれ‘０’、‘０’「 ‘１’に
セットされ、第１演算処理装置は停止され、アドレス更
新が阻止され、第２演算処理部が起動される。命題２が
実行されるときマイクロ命令レジスタのフィールド１２
３の指定により、制御信号１５３２に‘１’が与えられ
るものとする。第５図において、５０２，５１４，５２
０，５２７は時間遅れ要素、５０１，５２４，５２５は
パルス発生回路、５１７は入力Ｆに与えられた機能を入
力Ａ、Ｂに与えられたオペランド‘こついて実行し、そ
の結果が出力０に、また結果が０のとき出力Ｚに‘１’
を発生するような論理演算回路、５１６は論理演算回路
５１７へのＡ入力レジスタ、５１８は同じく出力レジス
タ、５１９は論理演算回路５１７の零インデイケータ、
５１０，５１１，５１２，５１３，５２８は定数発生回
路、５０３，５０４，５０５，５０６，５０７，５０８
，５０９，５２１，５２３，５２６はＡＮＤゲート、５
１５，５２２は符号反転回路、４４６は第１演算処理部
のレジスタＢＩである。信号１５３２に‘１’が与えら
れると「パルス発生回路５０１を介して転送路１５４１
にパルスが発生し、第２図のフリップフロツプ２２３が
セットされて第１演算処理装置が起動される。第１演算
処理装置はマイクロ命令語を解読して、命題２の場合Ａ
レジスタの内容からＢレジスタの内容を減算し、Ｃレジ
スタに格納する動作を開始する。このため第１演算処理
部のＢＩレジスタにはマイクロ命令語のＢフィールドで
指定されたレジスタの内容がセットされる。レジスタＢ
Ｉの内容は転送路１４４７を介してＡＮＤゲート５０４
に供給される。この時点でＤＴ５０２の出力が‘１’と
なり、ＡＮＤゲート５０３が開かれると、この出力５０
３１がＡＮＤゲート５０４を開いてＢＩレジスタの内容
がレジスタ５１６に入力され、論理演算回路５１７の一
方の入力となる。ＡＮＤゲート５０３の出力５０３１は
ＡＮＤゲート５０６をも開き、論理演算回路５１７のも
う一方の入力として定数」１１１１００００’が供給さ
れる。（なおデータはすべて８ビットと仮定する。）ま
た、５０３１は、ＡＮＤゲート５０８を開き、論理演算
回路５１７に論理演算ＡＮＤが指示され、レジスタ５１
６の内容と定数‘１１１１００００’との論理積がレジ
スタ５１８にセットされる。このレジスタ５１８の出力
はＡＮＤゲート５０５に与えられる。つぎにＤＴ５１４
の出力が‘１’となり、これによってＡＮＤゲート５０
３の出力が‘０’となってＡＮＤゲート５０４，５０６
，５０８が閉じられると同時にＡＮＤゲート５０５，５
０７，５０９、が開かれる。ＡＮＤゲート５０５からは
前述の論理積がレジス夕５１６へ供給されて論理演算回
路５１７の一方の入力となり、ＡＮＤゲート５１１か
らは‘００００００００’が論理演算回路５１７へのも
う一方の入力として供給され、ＡＮＤゲート５０９から
は論理演算回路５１７へ排他的論理和動作が指示され
る。この演算の結果がもし零であれば、雫ィンディケー
夕５１９が‘１’にセットされ、ＤＴ５２０からの出力
‘１’を得てＡＮＤゲート５２１が開かれてパルス発生
回路５２４を介してパルスが１５４３を経て送られ、第
２図のフリツプフロツプ２２４がセットされる。その結
果アドレスの更新阻止が解除されて次の命令へと移る。
もし、論理演算回路５１７の排他的論理演算の結果、零
でなければ零ィンディケータ５１９の出力は０である。
この出力‘０’が符号反転回路５２２によって反転出力
‘１’を発生し、ＤＴ５２０の出力によってＡＮＤゲー
ト５２３が開かれ、この出力によってＡＮＤゲート５２
６が開かれて、定数発生器５２８で指定されるヱラー処
理アドレス転送路１５４４を経由して第１図の選択回路
１３３の入力に与えられると同時に、パルス発生回路５
２５を介して転送路１５４５にパルスが送られて、転送
路１５４４を経由したアドレスを選択し、１５４２へも
パルスが送られて第１演算処理部の動作が停止され、転
送路１５４３にパルスが送られて、アドレス更新阻止が
解除される。以上要するに、第２演算処理部は、第１演
算処理部のＢＩレジスタの内容の初めの４ビットが０で
あるか否かを調べ、もしそうであればそのまま第１演算
処理部の動作が実行され、もしそうでなければ定められ
たエラー処理のための命令のアドレスをアドレスレジス
タにセットすることによって命題２を実現する。以上二
つの例では、第１演算処理部はＡ−Ｂ→Ｃという動作のみを実行し、第２演算処理部は、命題１で
は、ＡとＢの大小を調べて第１演算処理部に対し、大な
るデータを被減数オペランドとし小なるデータを減数オ
ペランドとするように制御することによって第１演算処
理部の動作を拡張するものであり、命題２では、オペラ
ンド‘こ対する制御条件を調べて正しい形式であればそ
のまま命令を実行し、正しくなければ誤り処理のための
アドレスにジャンプさせることによって、マイクロプロ
グラムのシークェンスを制御し切換えるものである。

この例によって第１演算処理装置が第２演算処理装置と
相換って、１つのマイクロ命令によって複数個の処理が
実行され得ることが理解されよう。以上、本発明の動作
を説明するために、簡単なマイクロプログラムを例にと
って述べたが、これは単なる一例に過ぎず、本発無の範
囲を限定するものではない。

すなわち、○ー本実施例ではマイクロ命令語の１ビッ
トにより第２演算処理部の動作を起動させるか否かを指
定するのみであるが、これを数ビットのフィ−ルド‘こ
して第１演算処理部および第２演算処理部の実行順序を
指定するようにしてもよい。

■ 本実施例では、第２演算処理部では各処理に専用の
資源を備えているが、第１演算処理部の資源も含めて共
通に使用できるものがあればそれを利用してもよい。｛
３１本実施例では、簡単のためしジスタの長さを８ビッ
トとしたが、一般には任意のビット数でよいことは明ら
かである。

【図面の簡単な説明】

第１図は本発明の一実施例を示すブロック図で、１１０
はマイクロプログラム記憶装置、１２０はマイクロ命令
レジスタ、１３０はマイクロプログラム議出し制御回路
、１４０は第１演算処理装置、１５０は第２演算処理装
置である。第２図は第１図の実施例の第２演算処理装置内の制御回
路１５１を示す図、第３図は、実施例において使用され
るマイクロ命令語の形式の一例を示す図、第４図は、実
施例の命題１を実現するための第２演算処理部を示す図
、第５図は実施例の命題２を実現するための第２演算処
理部を示す図である。オー図オ２図才４図オ３図才５図

Claims

【特許請求の範囲】

１一連のマイクロ命令語を含むマイクロプログラム記
憶装置と、そのマイクロプログラム記憶装置にマイクロ
命令アドレスを与えてマイクロ命令語を読み出す読出制
御回路と、マイクロプログラムで制御される第一の演算
処理装置と、その第一の演算処理装置とは独立に動作す
る第二の演算処理装置とより成る計算機において、マイ
クロ命令に前記第二の演算処理装置の動作を起動および
停止させるためのフイールドおよび前記第二の演算処理
装置の動作を選択指定するためのフイールドを備え、前
記第一の演算処理装置に前記第二の演算処理装置の動作
を起動および停止するための信号線を備え、前記第二の
演算処理装置に前記第一の演算処理装置の動作を起動お
よび停止するための信号線を備え、前記第一の演算処理
装置と前記第二の演算処理装置が互いに他を一定期間起
動および停止させることができ、前記読出制御回路には
前記第一の演算処理装置のみならず前記第二の演算処理
装置からもアドレスが与えられるように構成し、一方の
演算処理装置が他方の演算処理装置の動作を停止させ、
以後の処理を無効にして、別の処理へ進ませるように制
御することができることを特徴とするマイクロプログラ
ム制御装置。