JPH0573272A - デイジタルデータ積分器 - Google Patents
デイジタルデータ積分器Info
- Publication number
- JPH0573272A JPH0573272A JP40753490A JP40753490A JPH0573272A JP H0573272 A JPH0573272 A JP H0573272A JP 40753490 A JP40753490 A JP 40753490A JP 40753490 A JP40753490 A JP 40753490A JP H0573272 A JPH0573272 A JP H0573272A
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- JP
- Japan
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- output
- data
- register
- input
- adder
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- Pending
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- Dc Digital Transmission (AREA)
- Manipulation Of Pulses (AREA)
Abstract
(57)【要約】
【構成】 加算器１は、一方の入力端子に入力する入力
データと他方の入力端子に入力するレジスタ２の出力デ
ータとを加算する。レジスタ２は、加算器１の出力をク
ロックに同期してラッチし、下位データとして出力す
る。レジスタ３は、加算器１の桁上り出力をクロックに
同期してラッチする。論理積回路５は、バッファ４によ
り所定の遅延を受けたクロックとレジスタ３の出力との
論理積を出力する。カウンタ６は、論理積回路５の出力
を受けてカウントアップし、上位データとして出力す
る。 【効果】 上位データの処理に使用した多数の加算器が
不要となるので、出力データのデータ長に対して入力デ
ータのデータ長が小さい場合には、部品数，配線量およ
び消費電力を削減でき、装置の小型化，低消費電力化が
可能となる。
データと他方の入力端子に入力するレジスタ２の出力デ
ータとを加算する。レジスタ２は、加算器１の出力をク
ロックに同期してラッチし、下位データとして出力す
る。レジスタ３は、加算器１の桁上り出力をクロックに
同期してラッチする。論理積回路５は、バッファ４によ
り所定の遅延を受けたクロックとレジスタ３の出力との
論理積を出力する。カウンタ６は、論理積回路５の出力
を受けてカウントアップし、上位データとして出力す
る。 【効果】 上位データの処理に使用した多数の加算器が
不要となるので、出力データのデータ長に対して入力デ
ータのデータ長が小さい場合には、部品数，配線量およ
び消費電力を削減でき、装置の小型化，低消費電力化が
可能となる。
Description
【０００１】
【産業上の利用分野】本発明はディジタルデータ積分器
に関し、特に出力データのデータ長に対して入力データ
のデータ長が小さい場合に効果的なディジタルデータ積
分器に関する。
に関し、特に出力データのデータ長に対して入力データ
のデータ長が小さい場合に効果的なディジタルデータ積
分器に関する。
【０００２】
【従来の技術】従来のディジタルデータ積分器は、例え
ば出力データ長が２４ビット、入力データ長が４ビット
の場合、図２に示すように６個の４ビット加算器１１〜
１６、および６個の４ビットレジスタ２１〜２６で構成
している。
ば出力データ長が２４ビット、入力データ長が４ビット
の場合、図２に示すように６個の４ビット加算器１１〜
１６、および６個の４ビットレジスタ２１〜２６で構成
している。
【０００３】
【発明が解決しようとする課題】上述したように従来の
ディジタルデータ積分器は、出力データ長に応じた数の
加算器およびレジスタが必要であるため、部品数が多く
なる共に、配線量および消費電力も増大するので、装置
の小型化，低消費電力化が困難であるという欠点を有し
ている。
ディジタルデータ積分器は、出力データ長に応じた数の
加算器およびレジスタが必要であるため、部品数が多く
なる共に、配線量および消費電力も増大するので、装置
の小型化，低消費電力化が困難であるという欠点を有し
ている。
【０００４】本発明の目的は、部品数を削減して装置の
小型化，低消費電力化ができるディジタルデータ積分器
を提供することにある。
小型化，低消費電力化ができるディジタルデータ積分器
を提供することにある。
【０００５】
【課題を解決するための手段】本発明のディジタルデー
タ積分器は、一方の入力端子に入力する入力データと他
方の入力端子に入力するデータとを加算する加算器と、
この加算器の出力をクロックに同期してラッチする第１
のレジスタと、前記加算器の桁上り出力を前記クロック
に同期してラッチする第２のレジスタと、前記クロック
に所定の遅延を与える遅延回路と、この遅延回路の出力
と前記第２のレジスタの出力との論理積を出力する論理
積回路と、この論理積回路の出力を受けてカウントアッ
プするカウンタとを備え、前記第１のレジスタの出力を
前記加算器の前記他方の入力端子へ供給すると共に、前
記第１のレジスタの出力を積分出力の下位データとし前
記カウンタの出力を積分出力の上位データとするように
構成されている。
タ積分器は、一方の入力端子に入力する入力データと他
方の入力端子に入力するデータとを加算する加算器と、
この加算器の出力をクロックに同期してラッチする第１
のレジスタと、前記加算器の桁上り出力を前記クロック
に同期してラッチする第２のレジスタと、前記クロック
に所定の遅延を与える遅延回路と、この遅延回路の出力
と前記第２のレジスタの出力との論理積を出力する論理
積回路と、この論理積回路の出力を受けてカウントアッ
プするカウンタとを備え、前記第１のレジスタの出力を
前記加算器の前記他方の入力端子へ供給すると共に、前
記第１のレジスタの出力を積分出力の下位データとし前
記カウンタの出力を積分出力の上位データとするように
構成されている。
【０００６】
【実施例】次に本発明について図面を参照して説明す
る。
る。
【０００７】図１は本発明の一実施例を示すブロック図
である。出力データ長が２４ビット、入力データ長が４
ビットの場合を示しており、４ビットの加算器１と、４
ビットのレジスタ２と、１ビットのレジスタ３と、２０
ビットのカウンタ４と、２入力の論理積回路５と、クロ
ックを遅延させるバッファ４とで構成されている。
である。出力データ長が２４ビット、入力データ長が４
ビットの場合を示しており、４ビットの加算器１と、４
ビットのレジスタ２と、１ビットのレジスタ３と、２０
ビットのカウンタ４と、２入力の論理積回路５と、クロ
ックを遅延させるバッファ４とで構成されている。
【０００８】次に動作を説明する。
【０００９】加算器１は、クロックに同期した４ビット
の入力データを入力Ａ端子に受け、同時に入力Ｂ端子に
印加される１クロック前の出力データと加算する。レジ
スタ２は、加算器１の加算結果を次のクロックでラッチ
し、下位データとして出力する。また、加算器１の加算
により桁上りが生じた場合は、レジスタ３が次のクロッ
クで桁上りをラッチする。
の入力データを入力Ａ端子に受け、同時に入力Ｂ端子に
印加される１クロック前の出力データと加算する。レジ
スタ２は、加算器１の加算結果を次のクロックでラッチ
し、下位データとして出力する。また、加算器１の加算
により桁上りが生じた場合は、レジスタ３が次のクロッ
クで桁上りをラッチする。
【００１０】論理積回路５は、バッファ４により遅延さ
れたクロックと、レジスタ３が出力する桁上り出力との
論理積をカウンタ６へ送出する。カウンタ６は、論理積
回路５の出力をクロック端子で受け、立上りを検出して
カウントアップし、カウント結果を２０ビットの上位デ
ータとして出力する。
れたクロックと、レジスタ３が出力する桁上り出力との
論理積をカウンタ６へ送出する。カウンタ６は、論理積
回路５の出力をクロック端子で受け、立上りを検出して
カウントアップし、カウント結果を２０ビットの上位デ
ータとして出力する。
【００１１】このように、下位からの桁上りが発生した
ときのみカウンタを動作させて２０ビットの上位データ
を生成し、レジスタ２が出力する４ビットの下位データ
と結合して２４ビットの積分出力を得る。
ときのみカウンタを動作させて２０ビットの上位データ
を生成し、レジスタ２が出力する４ビットの下位データ
と結合して２４ビットの積分出力を得る。
【００１２】
【発明の効果】以上説明したように本発明のディジタル
データ積分器は、入力データのデータ長を下位データの
データ長として下位データの加算を行い、一方、この下
位データの加算により桁上りが生じたときのみ動作する
カウンタを設け、このカウンタの出力を上位データとす
ることにより、従来、上位データの処理に使用した多数
の加算器が不要となるので、出力データのデータ長に対
して入力データのデータ長が小さい場合には、部品数，
配線量および消費電力を削減でき、装置の小型化，低消
費電力化が可能となる。
データ積分器は、入力データのデータ長を下位データの
データ長として下位データの加算を行い、一方、この下
位データの加算により桁上りが生じたときのみ動作する
カウンタを設け、このカウンタの出力を上位データとす
ることにより、従来、上位データの処理に使用した多数
の加算器が不要となるので、出力データのデータ長に対
して入力データのデータ長が小さい場合には、部品数，
配線量および消費電力を削減でき、装置の小型化，低消
費電力化が可能となる。
【図１】本発明の一実施例を示すブロック図である。
【図２】従来のディジタルデータ積分器の一例を示すブ
ロック図である。
ロック図である。
１ 加算器 ２，３ レジスタ ４ バッファ ５ 論理積回路 ６ カウンタ
Claims (1)
- 【請求項１】 一方の入力端子に入力する入力データと
他方の入力端子に入力するデータとを加算する加算器
と、この加算器の出力をクロックに同期してラッチする
第１のレジスタと、前記加算器の桁上り出力を前記クロ
ックに同期してラッチする第２のレジスタと、前記クロ
ックに所定の遅延を与える遅延回路と、この遅延回路の
出力と前記第２のレジスタの出力との論理積を出力する
論理積回路と、この論理積回路の出力を受けてカウント
アップするカウンタとを備え、前記第１のレジスタの出
力を前記加算器の前記他方の入力端子へ供給すると共
に、前記第１のレジスタの出力を積分出力の下位データ
とし前記カウンタの出力を積分出力の上位データとする
ことを特徴とするディジタルデータ積分器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP40753490A JPH0573272A (ja) | 1990-12-27 | 1990-12-27 | デイジタルデータ積分器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP40753490A JPH0573272A (ja) | 1990-12-27 | 1990-12-27 | デイジタルデータ積分器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0573272A true JPH0573272A (ja) | 1993-03-26 |
Family
ID=18517104
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP40753490A Pending JPH0573272A (ja) | 1990-12-27 | 1990-12-27 | デイジタルデータ積分器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0573272A (ja) |
-
1990
- 1990-12-27 JP JP40753490A patent/JPH0573272A/ja active Pending
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