JPH0573303A - プロセツサ - Google Patents

Abstract

(57)【要約】 【目的】 この発明は、構成の大型化を招くことなく、
簡単な手法により異なるバンクの情報を高速に参照する
ことが可能なプロセッサを提供することを目的とする。 【構成】 この発明は、連続したアドレスが割付けられ
た複数のレジスタからなる単位バンクがアドレス空間上
に連続して複数配置されてなるバンクＲＡＭと、このバ
ンクＲＡＭ内において参照しようとする情報を保持して
いるレジスタのアドレスを、このレジスタが属する単位
バンクの番号とこの単位バンク内でのレジスタの番号と
に基づいて算出する演算器と、この演算器によって算出
されたアドレスにより選択指定されたレジスタの情報を
参照する参照回路と、実行中の処理に対応して、複数の
単位バンク内におけるレジスタの情報が転送される汎用
レジスタ群とから構成される。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、バンク構造のレジス
タを有するプロセッサに関し、特にバンクを切り換える
ことなく他のバンクのレジスタを参照するプロセッサに
関する。

【０００２】

【従来の技術】従来のプロセッサにあっては、そのＣＰ
Ｕ中の汎用レジスタの使用数がチップ面積の縮小化等の
観点から制限を受けている。このため、ＲＡＭ等をバン
ク構造化して汎用レジスタ群を複数セット備えるように
したものがある。

【０００３】このようなバンク構造を採用しているプロ
セッサにあっては、例えば図４に示すように、メインル
ーチン用の汎用レジスタ群１０１としてバンクレジスタ
１０２のバンク“０”が割り当てられ、割込み処理ルー
チン用の汎用レジスタ群１０３としてバンクレジスタ１
０２のバンク“３”が割り当てられている。バンクレジ
スタ１０２のそれぞれのバンクは、バンク指定レジスタ
１０４の内容によって選択指定される。

【０００４】このような汎用レジスタ群１０３の割り当
てにあって、バンク指定レジスタ１０４に“０”がセッ
トされてバンク“０”が選択指定されメインルーチンが
実行されている時に、実行されているルーチンで使用す
るバンクとは異なるバンクのレジスタを参照したい場
合、例えば、割込み処理ルーチン用のバンク“３”にお
ける汎用レジスタ群１０３の例えばレジスタＲ６に保持
された情報を参照しようとする場合には、以下に示す手
順で行なわれる。

【０００５】まず、バンク指定レジスタ１０４に割込み
処理ルーチン用のバンク“３”を示す“３”を書込み、
バンクレジスタ１０２のバンクをバンク“０”からバン
ク“３”に切り換える。その後、バンク“３”のレジス
タＲ６に保持された情報をバンク以外の情報格納領域に
書込む。次に、バンク指定レジスタ１０４に“０”を書
込み、バンクレジスタ１０２のバンクをバンク“３”か
らバンク“０”に再度切り換えてバンクをバンク“０”
に戻す。このような状態において、バンク以外の情報格
納領域に書込まれたバンク“３”のレジスタＲ６に保持
されていた情報を参照する。

【０００６】このように、異なるバンクの情報を参照す
る場合には、バンクの切り換え動作を２回行なわなけれ
ばならず、そのための操作処理が複雑になるとともに、
参照するまでにかなりの時間がかかっていた。

【０００７】一方、他の手順としては、情報の複写とい
う手法を用いる方法がある。この方法は、バンク“３”
のレジスタＲ６の情報をバンク“０”のレジスタＲ６に
複写するというものである。しかしながら、この方法に
あっては、複写先の内容が変化しないようにするため
に、バンク“０”のレジスタＲ６の内容を予め退避させ
た状態において複写を行なう必要がある。このため、情
報を退避するための時間が必要となり、先の手順と同様
に、異なるバンクの情報を参照するのに時間がかかって
いた。

【０００８】

【発明が解決しようとする課題】以上説明したように、
バンク構造を有する従来のプロセッサにあって、現在使
用中のバンクとは異なるバンクの情報を参照しようとす
る場合には、そのための処理が複雑となり、処理時間の
低下を招き、命令実行における高速化の障害となってい
た。

【０００９】そこで、この発明は、上記に鑑みてなされ
たものであり、その目的とするところは、構成の大型化
を招くことなく、簡単な手法により異なるバンクの情報
を高速に参照することが可能となるプロセッサを提供す
ることにある。

【００１０】

【課題を解決するための手段】上記目的を達成するため
に、この発明は、連続したアドレスが割付けられた複数
のレジスタからなる単位バンクがアドレス空間上に連続
して複数配置されてなる第１の格納手段と、参照しよう
とする情報を保持している前記第１の格納手段のレジス
タを、このレジスタが属する単位バンクを示す情報とこ
の単位バンク内でのレジスタの位置を示す情報とに基づ
いて、前記第１の格納手段のアドレス空間上で指定する
指定手段と、前記指定手段によって指定されたレジスタ
に保持された情報を参照する参照手段と、実行中の処理
に対応して、複数の前記単位バンク内におけるレジスタ
の情報が転送される第２の格納手段とから構成される。

【００１１】

【作用】上記構成において、この発明は、それぞれのバ
ンク内のレジスタに連続したアドレスを割り付け、単位
バンクを区別する情報と単位バンク内でのレジスタの位
置を示す情報とに基づいて任意のバンク内のレジスタを
アドレッシングするようにしている。

【００１２】

【実施例】以下、図面を用いてこの発明の実施例を説明
する。

【００１３】図１はこの発明の一実施例に係るプロセッ
サのバンクＲＡＭの構成を示す図である。

【００１４】図１において、バンクＲＡＭ１はメモリ空
間に２５６個のバンク（バンク“０”〜バンク“２５
５”）が連続して配置されている。それぞれのバンク
は、１６ビット長の４つのレジスタからなり、８ビット
長の８つのバイトレジスタ（Ｒ０〜Ｒ７）を備えて構成
されている。これらのバンクのそれぞれのレジスタは、
バンクＲＡＭ１のアドレス空間上に先頭アドレス“００
００”から順次連続したアドレスが割り当てられてお
り、バンク“２５５”のレジスタＲ７を示す最終アドレ
スは“０７ＦＦ”となる。例えばバンク“０”のそれぞ
れのレジスタＲ０〜Ｒ８には、アドレス“００００”か
ら“０００７”が割り当てられ、１つのバンクに割り当
てられたアドレスの数（スケーリング）は“８”とな
る。

【００１５】このような構成のバンクＲＡＭ１において
は、図２に示すように、メインプログラム用の汎用レジ
スタ群がバンク“２”〜バンク“５”に割り当てられ、
割込みルーチン１用の汎用レジスタ群がバンク“６”〜
バンク“９”に割り当てられ、割込みルーチン２用の汎
用レジスタ群がバンク“１０”〜バンク“１３”に割り
当てられており、割込みルーチン３用の汎用レジスタ群
がバンク“１４”〜バンク“１７”に割り当てられてい
る。

【００１６】このようなバンク構造において、プロセッ
サはそれぞれのバンクのレジスタを選択指定するアドレ
ッシングモードを有しており、以下に示す式によりレジ
スタを選択指定して、その内容を参照する。

【００１７】ＳｐｃＲ＋Ｂａｓｅ×ＳＳ＋ｄｉｓｐ ここで、「ＳｐｃＲ」はバンクＲＡＭのアドレス空間上
での先頭のバンクのアドレスを示す値であり、先頭アド
レスとなる。したがって、「ＳｐｃＲ」の値はアドレス
空間上でのバンクの配置に応じた変数となり、図１に示
す配置例にあっては“０”となる。「Ｂａｓｅ」は参照
しようとするレジスタが属するバンクの番号となる。
「ＳＳ」は１つのバンクに割り当てられたアドレス数
（スケーリング）となり、１つのバンクに含まれるレジ
スタの個数に応じた値となり、図１に示した配置例にあ
っては“８”となる。「ｄｉｓｐ」はバンク内でのレジ
スタの番号を示す値となる。

【００１８】このような算出式によってレジスタをアド
レッシングするアドレッシングモードは、例えば図３に
示すようなプロセッサの構成において実行される。

【００１９】図３において、プロセッサは、図１に示し
た構成のバンクＲＡＭ１と、このバンクＲＡＭ１と専用
の転送路２を介して接続されている汎用レジスタ群３
と、上述した算出式の演算を実行する演算器４と、この
演算器４の入力を操作保持するシフトレジスタＳＲ１，
ＳＲ２を主要な構成要素として構成されている。

【００２０】このような構成において、メインプログラ
ムが現在実行されており、汎用レジスタ群３にはバンク
ＲＡＭ１のバンク“２”〜バンク“５”のレジスタの内
容が格納されている。このようなメインプログラムが実
行されている状態にあって、現在使用しているメインプ
ログラム用のバンク“２”〜バンク“５”とは異なるバ
ンク内のレジスタの内容を参照しようとする場合、例え
ば割込みルーチン１用のバンク“６”におけるレジスタ
Ｒ２の内容を参照しようとする場合には、上述したアド
レッシングモードが実行される。

【００２１】このアドレッシングモードが実行される
と、まず、参照しようとするレジスタＲ２が属するバン
ク“６”のバンク番号“６”がセットされた汎用レジス
タ群３の中の汎用レジスタＲｎから、保持されているバ
ンク番号“６”が「Ｂａｓｅ」としてＸバス５を介して
シフトレジスタＳＲ１に転送される。これと同時に、キ
ューレジスタ（図示せず）にセットされたレジスタＲ２
のレジスタ番号“２”が「ｄｉｓｐ」としてＹバス６及
びシフトレジスタＳＲ２を介して演算器４の一方の入力
に与えられる。

【００２２】シフトレジスタＳＲ１に転送されたバンク
番号“６”は、３ビット左にシフトされる。これによ
り、バンク番号“６”は８倍されて、上述した算出式の
Ｂａｓｅ×ＳＳ（６×８）が算出される。算出された値
は演算器４の他方の入力に与えられる。

【００２３】演算器４に両入力が与えられると、一方の
入力の「ｄｉｓｐ」となるレジスタ番号“２”と他の入
力の「Ｂａｓｅ×ＳＳ」となる“４８”が演算器４によ
り加算される。これにより、上述した算出式、ＳｐｃＲ
＋Ｂａｓｅ×ＳＳ＋ｄｉｓｐの値が“５０”として得ら
れる。これにより、アドレッシングモードにおけるアド
レス値が算出される。

【００２４】この演算結果のアドレスは、演算器４から
Ｚバス７を介してバスインターフェイス（ＢＩＵ）８の
アドレスラッチ８₁ に転送され、転送されたアドレスに
よりバンクＲＡＭ１がアクセスされる。これにより、バ
ンク“６”のレジスタＲ２が選択指定されて、レジスタ
Ｒ２に保持されている内容がバスインターフェイス８の
データラッチ８₂ に出力されて格納される。このデータ
ラッチ８₂ に格納された内容をＹバス６に読出すことに
より、バンクＲＡＭ１におけるバンク“６”のレジスタ
Ｒ２の内容を参照することができる。

【００２５】このように、この発明の特徴であるアドレ
ッシングモードによれば、２つないし３つの情報の転送
と、３ビットシフト動作及び１回の加算処理を実行する
ことにより、参照しようとする情報のアドレッシングが
可能となるため、従来のようにバンクを切り換えること
なく他の異なるバンク内の情報を、通常プロセッサが備
えている構成において、高速に参照することができるよ
うになる。

【００２６】なお、上述した算出式において、「Ｓｐｃ
Ｒ」の値が“０”でない場合には、３入力の演算器を用
いることにより、１回の加算でアドレッシングが可能と
なる。

【００２７】

【発明の効果】以上説明したように、この発明によれ
ば、それぞれのバンク内のレジスタをアドレッシングモ
ードによりアドレッシングして選択指定するようにした
ので、通常プロセッサが備えている構成によってバンク
を切り換えることなく他の異なるバンク内のレジスタの
内容をアクセスして参照することが可能となる。したが
って、この参照処理を高速かつ簡単に行なうことができ
る。

【図面の簡単な説明】

【図１】この発明の一実施例に係るプロセッサのバンク
ＲＡＭの構成を示す図である。

【図２】この発明の一実施例に係るプロセッサで実行さ
れる処理ルーチンとバンクとの対応関係を示す図であ
る。

【図３】この発明の一実施例に係るプロセッサの構成を
示す図である。

【図４】従来のバンク切り換え方法を示す図である。

【符号の説明】

１ バンクＲＡＭ ２ 転送路 ３ 汎用レジスタ ４ 演算器 ５ Ｘバス ６ Ｙバス ７ Ｚバス ８ バスインターフェイス ８₁ アドレスラッチ ８₂ データラッチ

Claims (1)

【特許請求の範囲】
1. 【請求項１】 連続したアドレスが割付けられた複数の
   レジスタからなる単位バンクがアドレス空間上に連続し
   て複数配置されてなる第１の格納手段と、 参照しようとする情報を保持している前記第１の格納手
   段のレジスタを、このレジスタが属する単位バンクを示
   す情報とこの単位バンク内でのレジスタの位置を示す情
   報とに基づいて、前記第１の格納手段のアドレス空間上
   で指定する指定手段と、 前記指定手段によって指定されたレジスタに保持された
   情報を参照する参照手段と、 実行中の処理に対応して、複数の前記単位バンク内にお
   けるレジスタの情報が転送される第２の格納手段とを有
   することを特徴とするプロセッサ。