JPS5962959A - 記憶装置 - Google Patents
記憶装置Info
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- JPS5962959A JPS5962959A JP17413082A JP17413082A JPS5962959A JP S5962959 A JPS5962959 A JP S5962959A JP 17413082 A JP17413082 A JP 17413082A JP 17413082 A JP17413082 A JP 17413082A JP S5962959 A JPS5962959 A JP S5962959A
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- Japan
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- memory
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-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
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- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明は、］回のメモリアクセスで１〜Ｎビツト長の
データを２つの番地にまたがって格納または読み出すこ
とのできる記１．ｉｉ ＨＩｉ？ｉ、に関するものであ
る。
データを２つの番地にまたがって格納または読み出すこ
とのできる記１．ｉｉ ＨＩｉ？ｉ、に関するものであ
る。
従来、このイ１しの処理は、電子ｎｌ’３Ｑ磯の演３９
処理装置と主記憶装置６′によってソフＩ・ウェア的に
行われていた。第１図はそのｓｉ要を示すノ゛ロック図
である。同図において、１は主記１、（ｙ装置の全体構
成を示し、２は演算処理装置である。主記憶装置ｔ”ｉ
１の内部１−１り成を説明すると、３は読み／肖き動
作の対象となる番地を保持するための７じレス・ランブ
ー、４−Ｊ 〜４−Ｎ！’ｊＪＩビア ） Ｑｌイｊン
ノＲｔ） ｊ、；ｌ ｆ行５メモリチップ、５は前ｒＩ
ＩＸ！メモリチップ４−１〜４−Ｎの出力を語単位で保
持ゴるデータ・ラッグ−である。主記憶装［１内の番地
は語（Ｎピット）中位ごとに刊されており＋ Ｔｊｔｌ
内のピント・７１゛Ｉ／ス（０〜Ｎ−］）は、ビット・
アドレス０がメモリチップ４−１、ピント・７「レスｌ
がメモリブーツブ４−２、・・・・・ビット−アドレス
Ｎ−１がメモリチップ４−Ｎに割り当゛〔られている。
処理装置と主記憶装置６′によってソフＩ・ウェア的に
行われていた。第１図はそのｓｉ要を示すノ゛ロック図
である。同図において、１は主記１、（ｙ装置の全体構
成を示し、２は演算処理装置である。主記憶装置ｔ”ｉ
１の内部１−１り成を説明すると、３は読み／肖き動
作の対象となる番地を保持するための７じレス・ランブ
ー、４−Ｊ 〜４−Ｎ！’ｊＪＩビア ） Ｑｌイｊン
ノＲｔ） ｊ、；ｌ ｆ行５メモリチップ、５は前ｒＩ
ＩＸ！メモリチップ４−１〜４−Ｎの出力を語単位で保
持ゴるデータ・ラッグ−である。主記憶装［１内の番地
は語（Ｎピット）中位ごとに刊されており＋ Ｔｊｔｌ
内のピント・７１゛Ｉ／ス（０〜Ｎ−］）は、ビット・
アドレス０がメモリチップ４−１、ピント・７「レスｌ
がメモリブーツブ４−２、・・・・・ビット−アドレス
Ｎ−１がメモリチップ４−Ｎに割り当゛〔られている。
次にデータ読み出しの用台のＸｌＩｂ作について説明す
る。読み出すべきデータがＮピッｌ−長で、初めのＮ−
２ビツトがｉ齢地のビット・アドレスからＮ−３に格納
され、残りの２ビツトがｉ −１−１ｒｒｆ地のピント
・アドレス０と１に格納されている場合、演算処理装置
ｈ２は主記憶装置１に対し読み出し要求および読み出し
番地ｉを送る。主記憶装置ｎ”１側では、この読み出し
番地ｉが７ドレス・ラッチ３に保持され各メモリチップ
４−１〜４−Ｎに供給される。次いで各メモリチップ４
−１〜４−Ｈに対し読み出し要求がかかり、ｉ番地の内
容がデータ・ラッチ５に取り出される。テ２−タ・ラッ
チ５にランチされた内容は演算処理装置２によって読み
出され、その内部のレジスタに保持されろ。次いで上記
の主記憶装置１への読み出し動作がｉ＋１番地について
も同様に繰り返され、１＋１番地の内容が演１処理装値
２の内部のレジスタに保持される。演算処理装置２にお
いては、ｉ番地の内容とｉ＋］番地の内容がマスク処理
とシフト操作によって合成、正規化され、求めるデータ
を１４Ｉることかできる。
る。読み出すべきデータがＮピッｌ−長で、初めのＮ−
２ビツトがｉ齢地のビット・アドレスからＮ−３に格納
され、残りの２ビツトがｉ −１−１ｒｒｆ地のピント
・アドレス０と１に格納されている場合、演算処理装置
ｈ２は主記憶装置１に対し読み出し要求および読み出し
番地ｉを送る。主記憶装置ｎ”１側では、この読み出し
番地ｉが７ドレス・ラッチ３に保持され各メモリチップ
４−１〜４−Ｎに供給される。次いで各メモリチップ４
−１〜４−Ｈに対し読み出し要求がかかり、ｉ番地の内
容がデータ・ラッチ５に取り出される。テ２−タ・ラッ
チ５にランチされた内容は演算処理装置２によって読み
出され、その内部のレジスタに保持されろ。次いで上記
の主記憶装置１への読み出し動作がｉ＋１番地について
も同様に繰り返され、１＋１番地の内容が演１処理装値
２の内部のレジスタに保持される。演算処理装置２にお
いては、ｉ番地の内容とｉ＋］番地の内容がマスク処理
とシフト操作によって合成、正規化され、求めるデータ
を１４Ｉることかできる。
従来の電子打１ｎ機の演算処理装置２と上記１．Ｖ１装
置１を用いた処理では上述のように、１つの番地に格納
されたデータを１（ｆ！ ’−’Ｆ位に１洸み出すのに
は剥しているが、２つの番地に；ｌたがるようなデータ
を読み出す場合には、２回のメ七りアクセスを必要とし
、また、読み出したデータを演３′１処理装置２におい
て合成、ＩＥ規化しなげればならないといった欠点があ
った。また、２つの番地にまたがってデータを格納する
際にも、データの読み出し時と同様に演算処理装置２で
の処理と２回のメモリアクセスが必−要であるという欠
点があった。
置１を用いた処理では上述のように、１つの番地に格納
されたデータを１（ｆ！ ’−’Ｆ位に１洸み出すのに
は剥しているが、２つの番地に；ｌたがるようなデータ
を読み出す場合には、２回のメ七りアクセスを必要とし
、また、読み出したデータを演３′１処理装置２におい
て合成、ＩＥ規化しなげればならないといった欠点があ
った。また、２つの番地にまたがってデータを格納する
際にも、データの読み出し時と同様に演算処理装置２で
の処理と２回のメモリアクセスが必−要であるという欠
点があった。
この発明は、上述の点にかんがみ′〔なされたもので、
各メモリチップに対して２つのｍ地を「Ｊり択しで与え
ることにより、１回のメモリアクセスで２つの番地にま
たがってデータの読み書きが行える記憶装置を提供する
ことを「１的とする。以下この発明を図面に基づいて説
明する。
各メモリチップに対して２つのｍ地を「Ｊり択しで与え
ることにより、１回のメモリアクセスで２つの番地にま
たがってデータの読み書きが行える記憶装置を提供する
ことを「１的とする。以下この発明を図面に基づいて説
明する。
第２図はこの発明の一実施しリな示す記憶装置４０ｉｌ
ＩＩ成を示すブロック図である。同図において、２゜４
−１〜４−Ｎ、５は第１図と同様にそれぞれ演算処理装
置、メモリチップ、データ・ランチである。６はこの発
明の一実施例をなす記憶装置１ｑの全体構成であり、Ｔ
は各メモリチップ４−１〜４−Ｎに対して番地を供給す
る番トル生成回路の全体構成を示す。８は読み出すべき
データの先頭ビットの位置（語番地８ａと胎内ビット７
ドレス８ｂ）を保持するビットアドレス・ランチ、９は
読み出すべきデータのデータ長を保持するデータレング
ス・ラッチ、１０は前記ビットアドレス・ラッチ８とデ
ータレングス・ラッチ９の出力を加算しそこから１を減
する演ｎ器、１１はＡｌｌ記ビット７ドレス・ラッチ８
の出力を入力とし各メモリチップ４−１〜４−ＮＫ供給
する語番地１１ａおよび読み出しデータの先頭ヒツトの
位置を示すｇｆｆｆｆ内ピンドアドレス１１ｂ力する先
頭ビットアドレス・レジスタ、１２は前記演算器１０の
出力を入力とし前記メモリチップ４−１〜４−ＮＫ倶給
“する語番地１２ｇおよび読み出しデータの最後のビッ
ト位置を示す胎内ビット７ドレス１２ｂを出力する最終
ビットアドレス・レジスタである。１３は制御回路で、
この制御回路１３には先頭ビットアドレス・レジスタ１
１と最終ヒツトアドレス・レジスタ１２０語内ビットア
ドレス１１ｂと１２ｂが入力されると共Ｋ、制仲１１１
ＩＩｌ路１３からは各マノトチプレクサ１４−１〜１４
−Ｎに対して先頭ビットアドレス・レジスタ１１と最終
ビットアドレス・レジスタ１２０語番地１１ａと１２ａ
とのどららの出力を選択するかの選択信号とデータ形式
変換回路１５に対しシフト幅等の制御信号を出力する。
ＩＩ成を示すブロック図である。同図において、２゜４
−１〜４−Ｎ、５は第１図と同様にそれぞれ演算処理装
置、メモリチップ、データ・ランチである。６はこの発
明の一実施例をなす記憶装置１ｑの全体構成であり、Ｔ
は各メモリチップ４−１〜４−Ｎに対して番地を供給す
る番トル生成回路の全体構成を示す。８は読み出すべき
データの先頭ビットの位置（語番地８ａと胎内ビット７
ドレス８ｂ）を保持するビットアドレス・ランチ、９は
読み出すべきデータのデータ長を保持するデータレング
ス・ラッチ、１０は前記ビットアドレス・ラッチ８とデ
ータレングス・ラッチ９の出力を加算しそこから１を減
する演ｎ器、１１はＡｌｌ記ビット７ドレス・ラッチ８
の出力を入力とし各メモリチップ４−１〜４−ＮＫ供給
する語番地１１ａおよび読み出しデータの先頭ヒツトの
位置を示すｇｆｆｆｆ内ピンドアドレス１１ｂ力する先
頭ビットアドレス・レジスタ、１２は前記演算器１０の
出力を入力とし前記メモリチップ４−１〜４−ＮＫ倶給
“する語番地１２ｇおよび読み出しデータの最後のビッ
ト位置を示す胎内ビット７ドレス１２ｂを出力する最終
ビットアドレス・レジスタである。１３は制御回路で、
この制御回路１３には先頭ビットアドレス・レジスタ１
１と最終ヒツトアドレス・レジスタ１２０語内ビットア
ドレス１１ｂと１２ｂが入力されると共Ｋ、制仲１１１
ＩＩｌ路１３からは各マノトチプレクサ１４−１〜１４
−Ｎに対して先頭ビットアドレス・レジスタ１１と最終
ビットアドレス・レジスタ１２０語番地１１ａと１２ａ
とのどららの出力を選択するかの選択信号とデータ形式
変換回路１５に対しシフト幅等の制御信号を出力する。
マルチプレクサ１４−】〜１４−Ｎは、前記先頭ピント
アドレス・レジスタ１１と最終ヒントアドレス・レジス
タ１２゛の語番地１１ｎと１２３を入力とし制御回路１
３からの５顆択信号により各メモリチップ４−１〜４−
Ｎにｆｉｌ、給する吊Ｊ（１４を）；ぺ択するものであ
る。データ形式俊換回ｈ’３１５は前記データ・ラッチ
５の出力をｉｌＥ Ｊ’１１．化し６１゛−処理装置Ｒ
２へ出力するものである。記憶装置６内のｍ地は語（Ｎ
ビット）単位ごとに口されており、飴１ノ］のビットア
ドレス（０〜Ｎ−、＋）はビットアドレス０がメモリチ
ップ４−１に、ビットアドレス】がメモリチップ４−２
に、・・・・・・・・・・・・ビット７ドレスＮ−１が
メモリチップ４−ＮＫ割り当てられる。
アドレス・レジスタ１１と最終ヒントアドレス・レジス
タ１２゛の語番地１１ｎと１２３を入力とし制御回路１
３からの５顆択信号により各メモリチップ４−１〜４−
Ｎにｆｉｌ、給する吊Ｊ（１４を）；ぺ択するものであ
る。データ形式俊換回ｈ’３１５は前記データ・ラッチ
５の出力をｉｌＥ Ｊ’１１．化し６１゛−処理装置Ｒ
２へ出力するものである。記憶装置６内のｍ地は語（Ｎ
ビット）単位ごとに口されており、飴１ノ］のビットア
ドレス（０〜Ｎ−、＋）はビットアドレス０がメモリチ
ップ４−１に、ビットアドレス】がメモリチップ４−２
に、・・・・・・・・・・・・ビット７ドレスＮ−１が
メモリチップ４−ＮＫ割り当てられる。
演算処理袋［２が記憶装置６内のあるビットの位置を指
定する場合には、（（語番地）ｘ２ｎ＋（胎内ビットア
ドレス）ＩＫよって指定する（ただし、２’＝Ｎとし、
ｎは正の整数である）。
定する場合には、（（語番地）ｘ２ｎ＋（胎内ビットア
ドレス）ＩＫよって指定する（ただし、２’＝Ｎとし、
ｎは正の整数である）。
次に上記第２図に示す記憶装置６の動作について説明す
る。読み出すべきデータがＮビット長で、初めＮ−２ビ
ツトがｉ番地のヒツトアドレスからＮ−ＩＫ格納され、
残りの２ビツトがｉ ｉ−１番地σ）ビットアドレスＯ
とＩＫ格納されている嚇合、演算処理装置２は記憶装置
６に対し読み出し要求と読み出すべきデータの先頭ビッ
ト位１Ｎ、（ｉＸＮ＋２）およびデータ長Ｎを送る。記
憶装置６側では、送られてきた先頭ビット位［＾）（ｉ
ＸＮ＋２ ）をビットアドレス・ランチ８Ｋ、データ長
Ｎをデータンングス・ラッチ９に取り込む。次いでビン
されてｌ （ｉ＋１ ）ＸＮ＋］ ）が出力される。次
いでビットアドレス・ラッチ８の出力が先頭ビット７ド
レス・レジスタ１１に、演算器１０の出力が最終ビット
アドレス・レジスタ１２に取り込まれ、先頭ビットアド
レス・レジスタ１１０飴番地出力としてｉが、胎内ヒツ
トアドレス出力として２が、最終ビットアドレス・レジ
スタ１２０語番地出力としてｉ ＋ １が、胎内ビット
アドレス出力として１が出力される。次いで先頭ビット
アドレス・レジスタ１１と最終ビットアドレス・レジス
タ１２０胎内ビツトアドレス出力２と】が制百１回路１
３に取り込まれマルチプレクサ１４−３〜１４−Ｎに対
しては先頭ビットアドレス・レジスタ１１の出力を選択
させる制御信号を、マルチプレクサ１４’−１，１４−
，２に対しては最終ビットアドレス・レジスタ１２の出
力を、゛べ択させる副側１信号を、データ形式変換回路
１５に対しては２ヒツト左サーキュラ−シフトし、Ｎビ
ットのマスクをとらせる制御信号を出力する。次いでマ
ルチプレクサ１４−１〜１４−Ｎによって選択された計
地がメモリチップ４−１〜４−Ｎに供給される（メモ−
リブーツブ４−１．４−２にはｉ ＋ １市地、メー［
リチソノ４−：う〜４−ＮＫはｉ番地が供給される）。
る。読み出すべきデータがＮビット長で、初めＮ−２ビ
ツトがｉ番地のヒツトアドレスからＮ−ＩＫ格納され、
残りの２ビツトがｉ ｉ−１番地σ）ビットアドレスＯ
とＩＫ格納されている嚇合、演算処理装置２は記憶装置
６に対し読み出し要求と読み出すべきデータの先頭ビッ
ト位１Ｎ、（ｉＸＮ＋２）およびデータ長Ｎを送る。記
憶装置６側では、送られてきた先頭ビット位［＾）（ｉ
ＸＮ＋２ ）をビットアドレス・ランチ８Ｋ、データ長
Ｎをデータンングス・ラッチ９に取り込む。次いでビン
されてｌ （ｉ＋１ ）ＸＮ＋］ ）が出力される。次
いでビットアドレス・ラッチ８の出力が先頭ビット７ド
レス・レジスタ１１に、演算器１０の出力が最終ビット
アドレス・レジスタ１２に取り込まれ、先頭ビットアド
レス・レジスタ１１０飴番地出力としてｉが、胎内ヒツ
トアドレス出力として２が、最終ビットアドレス・レジ
スタ１２０語番地出力としてｉ ＋ １が、胎内ビット
アドレス出力として１が出力される。次いで先頭ビット
アドレス・レジスタ１１と最終ビットアドレス・レジス
タ１２０胎内ビツトアドレス出力２と】が制百１回路１
３に取り込まれマルチプレクサ１４−３〜１４−Ｎに対
しては先頭ビットアドレス・レジスタ１１の出力を選択
させる制御信号を、マルチプレクサ１４’−１，１４−
，２に対しては最終ビットアドレス・レジスタ１２の出
力を、゛べ択させる副側１信号を、データ形式変換回路
１５に対しては２ヒツト左サーキュラ−シフトし、Ｎビ
ットのマスクをとらせる制御信号を出力する。次いでマ
ルチプレクサ１４−１〜１４−Ｎによって選択された計
地がメモリチップ４−１〜４−Ｎに供給される（メモ−
リブーツブ４−１．４−２にはｉ ＋ １市地、メー［
リチソノ４−：う〜４−ＮＫはｉ番地が供給される）。
次いでデータが読み出されその出力がデータ・ランチ５
内に敗り込まれる。次いでデータ・ラッチ５の出力がデ
ータ形式変換回路１５に入力され、制商１回路１３の制
御によって２ビット左ザー４゛ニラ−シフトされＮビッ
トのマスクがとられ正規化されて出力される。次いで演
算処理装置２がこの出力を読み込むことにより、求める
データを得ることができる。
内に敗り込まれる。次いでデータ・ラッチ５の出力がデ
ータ形式変換回路１５に入力され、制商１回路１３の制
御によって２ビット左ザー４゛ニラ−シフトされＮビッ
トのマスクがとられ正規化されて出力される。次いで演
算処理装置２がこの出力を読み込むことにより、求める
データを得ることができる。
なお、上記実施例では、読み出すべきデータの位置を指
定するの罠、先頭ビット７ドレスとデータ長を用いたが
、先頭および最終ビットアドレスで指定するようにして
もよい。また、データ長が一定の１４）合には、データ
長と先頭ビットアドレスを保持するレジスタと先頭ビッ
トアドレスをデータ長分増加させるロジックを記憶装置
６６内圧設けておき、１回ごとに指定しなくてもよいよ
うにすることもできる。
定するの罠、先頭ビット７ドレスとデータ長を用いたが
、先頭および最終ビットアドレスで指定するようにして
もよい。また、データ長が一定の１４）合には、データ
長と先頭ビットアドレスを保持するレジスタと先頭ビッ
トアドレスをデータ長分増加させるロジックを記憶装置
６６内圧設けておき、１回ごとに指定しなくてもよいよ
うにすることもできる。
また、上記実施列ではメモリチップ１個で胎内の１ビツ
トを構成していたが、複数個のメモリチップで１ビツト
を溝成し番地空間を大きくしてもよい。
トを構成していたが、複数個のメモリチップで１ビツト
を溝成し番地空間を大きくしてもよい。
さらに、上記実施例ではデータの読み出しの場合につい
て説明乙だが、２つの番地にまたがってデータを格納−
する場合には同様の昌他生成回路γに格納位１ａを入力
し格納データをデータ形式変換回路１５で格納されるビ
ット配列に変換して各メモリチップに供給する（Ｊこだ
し、データの格納が行われないメモリチップに対しては
、ｌき込み信Ｉ）を送らｌｊい）ことによりデータ読の
出しの場合と同様の効果が得られる。
て説明乙だが、２つの番地にまたがってデータを格納−
する場合には同様の昌他生成回路γに格納位１ａを入力
し格納データをデータ形式変換回路１５で格納されるビ
ット配列に変換して各メモリチップに供給する（Ｊこだ
し、データの格納が行われないメモリチップに対しては
、ｌき込み信Ｉ）を送らｌｊい）ことによりデータ読の
出しの場合と同様の効果が得られる。
以上説明したように、この発明に係る記憶装置は、語長
Ｎビットを構成しデータを格納するＮ、ｉｒ、ｎツメモ
リチップＷｆｆ 、！：、データＣ’） Ｋ）′ｔ ｈ
４’Ｆ ＃ サレルで１′１′置指定を入力とじアク
セスされる１つ重たけ２つの番地を生成し、それらを■
＋＋記メ子メモリチップ／ｆｆメモリチップに対し・選
択して供給する蚤地牛或回路と、正規化されたデータを
Ｍ記メモリチップ群のメモリに格納される形にあるいは
＋ｉｉＪ記メモリチップ群のメモリからｔ洸み出された
データをγｉ’ｊ Ｊ′）しやすい正規化さハた形に変
換するデータ形式変換回路により構成したので、従来２
回のメモリアクセスと演算処理装置Ｈにおける処理で行
っていた２つの番地にまたがるデータ格納、読み出しを
１１【ｊｌのメモリアクセスで行うことができ、処理効
率が向上すると共に演算処理装置１９の負荷がφＩ！減
されるとい５優れた効果を有する。また、１１″ケに、
この発明に係る記憶装］ｌｖを可変長プ゛−タに対する
データ・バッファとして用いることＫより、演算処理装
置に負荷をかけずに記憶効率の昌いデータ・バッファを
実現できるとい５優れた効果がある。
Ｎビットを構成しデータを格納するＮ、ｉｒ、ｎツメモ
リチップＷｆｆ 、！：、データＣ’） Ｋ）′ｔ ｈ
４’Ｆ ＃ サレルで１′１′置指定を入力とじアク
セスされる１つ重たけ２つの番地を生成し、それらを■
＋＋記メ子メモリチップ／ｆｆメモリチップに対し・選
択して供給する蚤地牛或回路と、正規化されたデータを
Ｍ記メモリチップ群のメモリに格納される形にあるいは
＋ｉｉＪ記メモリチップ群のメモリからｔ洸み出された
データをγｉ’ｊ Ｊ′）しやすい正規化さハた形に変
換するデータ形式変換回路により構成したので、従来２
回のメモリアクセスと演算処理装置Ｈにおける処理で行
っていた２つの番地にまたがるデータ格納、読み出しを
１１【ｊｌのメモリアクセスで行うことができ、処理効
率が向上すると共に演算処理装置１９の負荷がφＩ！減
されるとい５優れた効果を有する。また、１１″ケに、
この発明に係る記憶装］ｌｖを可変長プ゛−タに対する
データ・バッファとして用いることＫより、演算処理装
置に負荷をかけずに記憶効率の昌いデータ・バッファを
実現できるとい５優れた効果がある。
第１図は従来の電子語ｎ機におけるデータの読み出し、
処理機溝の構成を示すブロック図、第２図はこの発明の
一実施例としてのｊｌｅ憶装置のデータ読み出し機構の
構成を示すブロック図である。 図中、４−１〜４−Ｎはメモリチップ、５はデータ・ラ
ッチ、６は記憶装置、Ｔは番地生成回路、８はビット７
ドレス・ラッチ、９はデータレングス・ラッチ、１０は
演算器、１１は先頭ビット７ドレス・レジスタ、１２は
最終ヒツトアドレス・レジスタ、１３は制御回ドｈ、１
４−１〜１４−Ｎはマルチプレクサ、１５はデータ形式
変換回路である。フ：ｌ：お、図中の同一符号に１同一
または相当部分を示１゜ 代理人 葛 野 信 −（外１名）
処理機溝の構成を示すブロック図、第２図はこの発明の
一実施例としてのｊｌｅ憶装置のデータ読み出し機構の
構成を示すブロック図である。 図中、４−１〜４−Ｎはメモリチップ、５はデータ・ラ
ッチ、６は記憶装置、Ｔは番地生成回路、８はビット７
ドレス・ラッチ、９はデータレングス・ラッチ、１０は
演算器、１１は先頭ビット７ドレス・レジスタ、１２は
最終ヒツトアドレス・レジスタ、１３は制御回ドｈ、１
４−１〜１４−Ｎはマルチプレクサ、１５はデータ形式
変換回路である。フ：ｌ：お、図中の同一符号に１同一
または相当部分を示１゜ 代理人 葛 野 信 −（外１名）
Claims (1)
- 語長Ｎビットを構成しデータを格納するＮ組のメモリチ
ップ群と、データの読み■きされる位置指定を入力とじ
アクセスされる１つまたは２つの番地を生成しそれらを
前記メモリチップ群の各メモリチップに対し選択して供
給する番地生成回路と、 、ｉＥ規化されたデータをｎ
１ｒ記メモリデツプｌｌｔのメモリに格納される形、あ
るいは前記メモリチップ群のメモリから読ろ出されたデ
ータを演詩しやすい正規化された形に変換するデータ形
式変換回路とからなり、ＩＩｇｌのメモリアクセスで１
からＮビット長のデータを前記メモリチップ群の２つの
番地Ｋまたがって格納または読み出すことができるよう
にしたことを特徴とする記憶装置６−０
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17413082A JPS5962959A (ja) | 1982-10-04 | 1982-10-04 | 記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17413082A JPS5962959A (ja) | 1982-10-04 | 1982-10-04 | 記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5962959A true JPS5962959A (ja) | 1984-04-10 |
Family
ID=15973177
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17413082A Pending JPS5962959A (ja) | 1982-10-04 | 1982-10-04 | 記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5962959A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6097454A (ja) * | 1983-11-01 | 1985-05-31 | Nec Corp | デ−タ処理装置 |
| JPS617955A (ja) * | 1984-06-22 | 1986-01-14 | Toshiba Corp | 記憶装置 |
| JPS6158056A (ja) * | 1984-07-27 | 1986-03-25 | Fujitsu Ltd | メモリ回路方式 |
| JPS61120260A (ja) * | 1984-11-16 | 1986-06-07 | Matsushita Electric Ind Co Ltd | 順次デ−タ記憶回路のアクセス装置 |
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| JPS62102497A (ja) * | 1985-10-28 | 1987-05-12 | インタ−ナショナル ビジネス マシ−ンズ コ−ポレ−ション | ランダム・アクセス・メモリ |
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|---|---|---|---|---|
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-
1982
- 1982-10-04 JP JP17413082A patent/JPS5962959A/ja active Pending
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