JPH0573339B2 - - Google Patents
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- JPH0573339B2 JPH0573339B2 JP62272549A JP27254987A JPH0573339B2 JP H0573339 B2 JPH0573339 B2 JP H0573339B2 JP 62272549 A JP62272549 A JP 62272549A JP 27254987 A JP27254987 A JP 27254987A JP H0573339 B2 JPH0573339 B2 JP H0573339B2
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- JP
- Japan
- Prior art keywords
- film
- electrode pad
- semiconductor device
- base layer
- corrosion
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/90—Bond pads, in general
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/90—Bond pads, in general
- H10W72/921—Structures or relative sizes of bond pads
- H10W72/922—Bond pads being integral with underlying chip-level interconnections
- H10W72/9226—Bond pads being integral with underlying chip-level interconnections with via interconnections
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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- H10W72/90—Bond pads, in general
- H10W72/981—Auxiliary members, e.g. spacers
- H10W72/983—Reinforcing structures, e.g. collars
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- Local Oxidation Of Silicon (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Wire Bonding (AREA)
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は半導体装置の構造に係わり、特に腐
蝕性雰囲気中で使用可能な半導体装置の構造に関
する。
蝕性雰囲気中で使用可能な半導体装置の構造に関
する。
半導体装置は従来シリコンウエハ上に酸化膜、
Al導体を形成し、この上にCr（またはTi）、Pd、
Auなどを順次積層して電極パツドを形成するこ
とが行われている。
Al導体を形成し、この上にCr（またはTi）、Pd、
Auなどを順次積層して電極パツドを形成するこ
とが行われている。
しかしながらこのような半導体装置において
は、腐蝕性雰囲気において、電極パツド部が腐食
し、Al導体が断線するという事態が発生するた
め、半導体装置は腐蝕性雰囲気に接触しないよう
封入されて使用される。ところがこのような形で
ハイブリツド化を図るとケースとか封入の構造な
ど高価なものとなり、近年の電子装置の低価格の
要求に応じることができない。
は、腐蝕性雰囲気において、電極パツド部が腐食
し、Al導体が断線するという事態が発生するた
め、半導体装置は腐蝕性雰囲気に接触しないよう
封入されて使用される。ところがこのような形で
ハイブリツド化を図るとケースとか封入の構造な
ど高価なものとなり、近年の電子装置の低価格の
要求に応じることができない。
この発明は上記の点に鑑みてなされ、その目的
は半導体装置の構造を耐触性に優れたものとする
ことにより、腐触性雰囲気で使用可能な半導体装
置を提供することにある。
は半導体装置の構造を耐触性に優れたものとする
ことにより、腐触性雰囲気で使用可能な半導体装
置を提供することにある。
上記の目的はこの発明によれば半導体基板の主
表面に酸化膜、導体、電極パツドを順次形成して
なる半導体装置において、導電性耐蝕膜Ｉ４Ａお
よびその上に積層された金属膜４Ｂ，４Ｃとから
なる電極パツド下地層４と、この下地層の側面お
よび周縁部に形成された導電性耐蝕膜５と、下
地層のうちこの伝導性耐触膜に覆われていない
部分を除く半導体装置全表面に形成された絶縁性
耐蝕膜６とを備えることにより達成される。さら
に電極パツド下地層の表面に前記導電性耐蝕膜
に内接するように金の保護膜を形成することもで
きる。
表面に酸化膜、導体、電極パツドを順次形成して
なる半導体装置において、導電性耐蝕膜Ｉ４Ａお
よびその上に積層された金属膜４Ｂ，４Ｃとから
なる電極パツド下地層４と、この下地層の側面お
よび周縁部に形成された導電性耐蝕膜５と、下
地層のうちこの伝導性耐触膜に覆われていない
部分を除く半導体装置全表面に形成された絶縁性
耐蝕膜６とを備えることにより達成される。さら
に電極パツド下地層の表面に前記導電性耐蝕膜
に内接するように金の保護膜を形成することもで
きる。
電極パツド下地層４はシリコン基板１のコンタ
クトホールの上部にAl導体等に接して形成され
る。
クトホールの上部にAl導体等に接して形成され
る。
電極パツド下地層４はTiN層などの導電性耐
蝕膜４Ａと金属膜４Ｂ，４Ｃとから形成され
る。金属膜としてはPd膜４ＢとAu膜４Ｃの二重
膜あるいはそれぞれの単独膜等が用いられる。導
電性耐蝕膜は腐蝕性ガスを通さない。金属膜が
この膜の上に一時的に形成される導電性耐蝕膜
５のエツチング停止用に用いられる。
蝕膜４Ａと金属膜４Ｂ，４Ｃとから形成され
る。金属膜としてはPd膜４ＢとAu膜４Ｃの二重
膜あるいはそれぞれの単独膜等が用いられる。導
電性耐蝕膜は腐蝕性ガスを通さない。金属膜が
この膜の上に一時的に形成される導電性耐蝕膜
５のエツチング停止用に用いられる。
導電性耐蝕膜５が電極パツド下地層４の周縁
部と側面とに設けられる。この膜は腐蝕性ガスの
電極パツド側面および周縁部からの拡散を防止す
る。この膜は導電性耐蝕膜４Ａと同一の材料を
用いることができる。
部と側面とに設けられる。この膜は腐蝕性ガスの
電極パツド側面および周縁部からの拡散を防止す
る。この膜は導電性耐蝕膜４Ａと同一の材料を
用いることができる。
金の保護膜７が電極パツド下地層４の上に導電
性耐蝕膜５に内接するよう設けられる。導電性
耐蝕膜は電極パツド下地層４の周縁部を被覆す
るのでこの被覆部の耐蝕膜側面に内接させる。
金の保護膜７は素子内部を保護するばかりでなく
金線等を接続する電極となるので所定の厚みに形
成される。
性耐蝕膜５に内接するよう設けられる。導電性
耐蝕膜は電極パツド下地層４の周縁部を被覆す
るのでこの被覆部の耐蝕膜側面に内接させる。
金の保護膜７は素子内部を保護するばかりでなく
金線等を接続する電極となるので所定の厚みに形
成される。
絶縁性耐蝕膜６としては例えばSi3N4膜が用い
られる。この膜は金の保護膜７が形成されている
部分を除いて全表面に形成される。
られる。この膜は金の保護膜７が形成されている
部分を除いて全表面に形成される。
電極パツドを拡散する腐蝕性ガスは導電性耐蝕
蝕膜とによつて阻止される。電極パツド以外
からの拡散は絶縁性耐蝕膜によつて阻止される。
蝕膜とによつて阻止される。電極パツド以外
からの拡散は絶縁性耐蝕膜によつて阻止される。
次にこの発明の実施例を図面に基づいて説明す
る。第１図はこの発明の実施例に係わる半導体装
置の構造を示す要部模式断面図である。シリコン
基板１の上に酸化膜２が被着され酸化膜２のない
部分がコンタクトホールとなる。このコンタクト
ホールに接するAl導体３はシリコン基板内に形
成される阻止を相互に接続する配線である。コン
タクトホールの上部でAl導体３と接する電極パ
ツド下地層４はTiN膜４Ａ、Pd膜４Ｂ、Au膜４
Ｃが順次積層された構造である。TiN膜４Ａは
導電性耐蝕膜として腐蝕性ガスに耐え、その拡
散を防止し、下部のAl導体３を保護しかつ電気
信号を伝える。Pd膜４Ｂ、Au膜４Ｃ等の金属膜
はその上部に一旦形成されるTiN膜をエツチン
グで除去する際のエツチング停止の役目を果た
す。TiN膜は電気抵抗がAu膜などより高いので
耐蝕作用を認める範囲で厚さを薄くする必要があ
るが、TiN膜厚を薄く形成しておき、Pd膜やAu
膜を積層することによつてこれが実現される。こ
の実施例ではPd膜とAu膜を併用しているがいづ
れか一方だけでもよい。あるいはCu膜等を用い
ることもできる。
る。第１図はこの発明の実施例に係わる半導体装
置の構造を示す要部模式断面図である。シリコン
基板１の上に酸化膜２が被着され酸化膜２のない
部分がコンタクトホールとなる。このコンタクト
ホールに接するAl導体３はシリコン基板内に形
成される阻止を相互に接続する配線である。コン
タクトホールの上部でAl導体３と接する電極パ
ツド下地層４はTiN膜４Ａ、Pd膜４Ｂ、Au膜４
Ｃが順次積層された構造である。TiN膜４Ａは
導電性耐蝕膜として腐蝕性ガスに耐え、その拡
散を防止し、下部のAl導体３を保護しかつ電気
信号を伝える。Pd膜４Ｂ、Au膜４Ｃ等の金属膜
はその上部に一旦形成されるTiN膜をエツチン
グで除去する際のエツチング停止の役目を果た
す。TiN膜は電気抵抗がAu膜などより高いので
耐蝕作用を認める範囲で厚さを薄くする必要があ
るが、TiN膜厚を薄く形成しておき、Pd膜やAu
膜を積層することによつてこれが実現される。こ
の実施例ではPd膜とAu膜を併用しているがいづ
れか一方だけでもよい。あるいはCu膜等を用い
ることもできる。
電極パツド下地層４の周縁部と側面を導電性耐
蝕膜としてのTiN膜５が被覆する。TiN膜５
は電極パツド下地層４の周縁部または側面からの
腐蝕性ガスの拡散を防止する。TiN膜は導電性
なので後述の金の保護膜７とよく結合する。
蝕膜としてのTiN膜５が被覆する。TiN膜５
は電極パツド下地層４の周縁部または側面からの
腐蝕性ガスの拡散を防止する。TiN膜は導電性
なので後述の金の保護膜７とよく結合する。
金の保護膜７が電極パツド下地層４に接しかつ
TiN膜５の側面に内接するよう設けられる。金
の保護膜７は電極として機能し、金線が接続され
る。例えば電圧が金の保護膜７、Au膜４Ｃ、Pd
膜４Ｂ、TiN膜４Ａを経由してシリコン基板１
内のトランジスタ等の半導体素子に印加される。
TiN膜５の側面に内接するよう設けられる。金
の保護膜７は電極として機能し、金線が接続され
る。例えば電圧が金の保護膜７、Au膜４Ｃ、Pd
膜４Ｂ、TiN膜４Ａを経由してシリコン基板１
内のトランジスタ等の半導体素子に印加される。
絶縁性耐蝕膜としてSi3N4膜６が金の保護膜７
を除く素子の全表面を被覆する。これは腐蝕性ガ
スの拡散を防止し、素子内部を保護する。Si3N4
膜６は絶縁性なので電極パツドに所定の電気信号
を送ることができる。
を除く素子の全表面を被覆する。これは腐蝕性ガ
スの拡散を防止し、素子内部を保護する。Si3N4
膜６は絶縁性なので電極パツドに所定の電気信号
を送ることができる。
導電性耐蝕膜とにTiN膜を、絶縁性耐蝕
膜にSi3N4膜を選び、上記のような装置構造とす
ると、材料間の整合性が良くなり、材料相互間の
密着性が良くなり素子の信頼性が高まる。
膜にSi3N4膜を選び、上記のような装置構造とす
ると、材料間の整合性が良くなり、材料相互間の
密着性が良くなり素子の信頼性が高まる。
上述のような構造においては装置表面が金の保
護膜あるいは絶縁性耐蝕膜でおおわれているため
腐蝕性ガスの素子内部への拡散が防止あるいは抑
制され、腐蝕性ガスが金の保護膜を拡散した場合
においても導電性耐蝕膜あるいはによつてそ
の内部への拡散が防止されるので半導体装置を腐
蝕性雰囲気中で使用することができ、電子装置の
コストダウンに寄与することができる。
護膜あるいは絶縁性耐蝕膜でおおわれているため
腐蝕性ガスの素子内部への拡散が防止あるいは抑
制され、腐蝕性ガスが金の保護膜を拡散した場合
においても導電性耐蝕膜あるいはによつてそ
の内部への拡散が防止されるので半導体装置を腐
蝕性雰囲気中で使用することができ、電子装置の
コストダウンに寄与することができる。
上記のような半導体装置は次のようにして製造
することができる。第２図は装置製造の工程を示
す断面図である。シリコンウエハの表面が研磨さ
れ酸素を含む雰囲気中で約1000℃で熱処理され、
酸化膜が形成される。酸化膜の表面はレジストが
塗布されたあと電子線ビームが照射され、現像液
を用いて不要部分が取り除かれ所定パターンのレ
ジスト膜が形成される。フツ酸系のエツチング溶
液で酸化膜をエツチングし、第２図のａに示すよ
うなコンタクトホールを有する酸化膜２が得られ
る。このあとレジスト膜はドライエツチングで除
かれる。コンタクトホールは、シリコンが露出す
るので不純物の拡散処理が行われトランジスタの
ような半導体素子が形成される。次に圧力１×
10-5Torr、基板温度200℃に設定して電子ビーム
蒸着によりAl導体３が1μｍ厚に形成される。
することができる。第２図は装置製造の工程を示
す断面図である。シリコンウエハの表面が研磨さ
れ酸素を含む雰囲気中で約1000℃で熱処理され、
酸化膜が形成される。酸化膜の表面はレジストが
塗布されたあと電子線ビームが照射され、現像液
を用いて不要部分が取り除かれ所定パターンのレ
ジスト膜が形成される。フツ酸系のエツチング溶
液で酸化膜をエツチングし、第２図のａに示すよ
うなコンタクトホールを有する酸化膜２が得られ
る。このあとレジスト膜はドライエツチングで除
かれる。コンタクトホールは、シリコンが露出す
るので不純物の拡散処理が行われトランジスタの
ような半導体素子が形成される。次に圧力１×
10-5Torr、基板温度200℃に設定して電子ビーム
蒸着によりAl導体３が1μｍ厚に形成される。
Al導体３の上には電極パツド下地層４が形成
される。この下地層のうちTiN膜４Ａがアルゴ
ンと窒素の混合雰囲気（N2／Ar＋N2）＝0.6）中
で反応性スパツタによつて半導体装置の全表面に
形成される。基板温度は200℃、パワーは2.5kw、
圧力８mmTorrである。Pd膜４Ｂ、Au膜４Ｃはい
ずれもAr雰囲気中でスパツタ蒸着される。これ
ら三つの膜は一つの槽の中で順次形成される。タ
ーゲツトはそれぞれTi、Pd、Auの各金属であ
る。膜の厚さはそれぞれ0.2μｍ、0.4μｍ、0.1μｍ
である。
される。この下地層のうちTiN膜４Ａがアルゴ
ンと窒素の混合雰囲気（N2／Ar＋N2）＝0.6）中
で反応性スパツタによつて半導体装置の全表面に
形成される。基板温度は200℃、パワーは2.5kw、
圧力８mmTorrである。Pd膜４Ｂ、Au膜４Ｃはい
ずれもAr雰囲気中でスパツタ蒸着される。これ
ら三つの膜は一つの槽の中で順次形成される。タ
ーゲツトはそれぞれTi、Pd、Auの各金属であ
る。膜の厚さはそれぞれ0.2μｍ、0.4μｍ、0.1μｍ
である。
電極パツド下地層４は次に第２図のｂに示すよ
うに所定の形状に加工される。加工はAu膜４Ｃ、
Pd膜４Ｂ、TiN膜４Ａを同一の形状にエツチン
グすることによつて行われる。Au膜４Ｃのエツ
チングはNH4IとI2と水とエタノールを500対75対
2500対375（各重量部）の割合で含むエツチング溶
液が用いられる。0.1μｍを20秒で溶解する。Pd
膜４Ｂは塩酸と硝酸と酢酸を１対２対５（各重量
部）の割合で含むエツチング溶液が用いられる。
TiN膜４Ａは硝酸と酢酸とフツ酸を20対20対１
の割合で含むエツチング溶液が用いられる。30℃
において毎分500Å〜600Åのエツチング速度が得
られる。
うに所定の形状に加工される。加工はAu膜４Ｃ、
Pd膜４Ｂ、TiN膜４Ａを同一の形状にエツチン
グすることによつて行われる。Au膜４Ｃのエツ
チングはNH4IとI2と水とエタノールを500対75対
2500対375（各重量部）の割合で含むエツチング溶
液が用いられる。0.1μｍを20秒で溶解する。Pd
膜４Ｂは塩酸と硝酸と酢酸を１対２対５（各重量
部）の割合で含むエツチング溶液が用いられる。
TiN膜４Ａは硝酸と酢酸とフツ酸を20対20対１
の割合で含むエツチング溶液が用いられる。30℃
において毎分500Å〜600Åのエツチング速度が得
られる。
エツチング加工の施された電極パツド下地層４
の上に第２図のｃに示すようにTiN膜５が形成
される。TiN膜５は前述のTiN膜４Ａと同一の
方法で0.2μｍ厚に半導体装置の全表面に形成され
る。
の上に第２図のｃに示すようにTiN膜５が形成
される。TiN膜５は前述のTiN膜４Ａと同一の
方法で0.2μｍ厚に半導体装置の全表面に形成され
る。
TiN膜５は第２図ｄに示すように電極パツド
下地層４の側面が保護されるようにエツチング加
工が施される。TiN膜５のエツチングは電極パ
ツド下地層４の場合と同様である。
下地層４の側面が保護されるようにエツチング加
工が施される。TiN膜５のエツチングは電極パ
ツド下地層４の場合と同様である。
エツチング加工の行われたTiN膜５の上に半
導体装置の全面にわたつてSi3N4膜６が形成され
る。Si3N4膜６はプラズマCVDの手法で1μｍ厚に
形成される。SiH4が30ml／分、NH3が300ml／
分、Arが60ml／分の流量で混合状態で流される。
基板の温度は380℃、パワーは800Wである。
Si3N4膜６を形成したあと第２図のｅに示すよう
にエツチング加工される。Si3N4膜６のエツチン
グはCF4と５％のO2の混合ガスを用い、ドライエ
ツチングを行う。TiN膜５のエツチングは電極
パツド下地層４の場合と同様である。TiN膜５
をエツチングすると、電極パツド下地層４の最上
層にあるAu膜４Ｃが露出され、そこでエツチン
グが停止する。
導体装置の全面にわたつてSi3N4膜６が形成され
る。Si3N4膜６はプラズマCVDの手法で1μｍ厚に
形成される。SiH4が30ml／分、NH3が300ml／
分、Arが60ml／分の流量で混合状態で流される。
基板の温度は380℃、パワーは800Wである。
Si3N4膜６を形成したあと第２図のｅに示すよう
にエツチング加工される。Si3N4膜６のエツチン
グはCF4と５％のO2の混合ガスを用い、ドライエ
ツチングを行う。TiN膜５のエツチングは電極
パツド下地層４の場合と同様である。TiN膜５
をエツチングすると、電極パツド下地層４の最上
層にあるAu膜４Ｃが露出され、そこでエツチン
グが停止する。
次にメツキ処理により金の保護膜７が0.2μｍ厚
に形成される。金の保護層７は電極として金線が
ワイヤボンデイングされる。
に形成される。金の保護層７は電極として金線が
ワイヤボンデイングされる。
この発明によれば半導体基板の主表面に酸化
膜、導体、電極パツドを順次形成してなる半導体
装置において、導電性耐蝕膜およびその上に積
層された金属膜とからなる電極パツト下地層と、
この下地層の側面および周縁部に形成された導電
性耐蝕膜と、前記電極パツド下地層のうちこの
導電性耐蝕膜に覆われていない部分を除く半導
体装置全表面に形成された絶縁性耐蝕膜とを備え
るので、腐蝕性ガスの半導体装置内部への拡散が
防止あるいは抑制される。さらに金の保護膜を電
極パツド下地層の表面に導電耐蝕膜に内接する
ように形成することにより腐蝕性ガスの半導体装
置内部への拡散の防止に一層効果的であるので、
半導体装置を腐蝕性ガス中で使用することが可能
となり電子装置のコストダウンが可能となる。
膜、導体、電極パツドを順次形成してなる半導体
装置において、導電性耐蝕膜およびその上に積
層された金属膜とからなる電極パツト下地層と、
この下地層の側面および周縁部に形成された導電
性耐蝕膜と、前記電極パツド下地層のうちこの
導電性耐蝕膜に覆われていない部分を除く半導
体装置全表面に形成された絶縁性耐蝕膜とを備え
るので、腐蝕性ガスの半導体装置内部への拡散が
防止あるいは抑制される。さらに金の保護膜を電
極パツド下地層の表面に導電耐蝕膜に内接する
ように形成することにより腐蝕性ガスの半導体装
置内部への拡散の防止に一層効果的であるので、
半導体装置を腐蝕性ガス中で使用することが可能
となり電子装置のコストダウンが可能となる。
第１図はこの発明の実施例に係わる半導体装置
の要部模式断面図である。第２図はこの発明の実
施例に係わる半導体装置製造の工程を示す断面図
である。 １……シリコン基板、２……酸化膜、３……
Al導体、４……電極パツド下地層、４Ａ……
TiN膜（導電性耐蝕膜）、４Ｂ……Pd膜（金属
膜）、４Ｃ……Au膜（金属膜）、５……TiN膜
（導電性耐蝕膜）、６……Si3N4膜（絶縁性耐蝕
膜）。
の要部模式断面図である。第２図はこの発明の実
施例に係わる半導体装置製造の工程を示す断面図
である。 １……シリコン基板、２……酸化膜、３……
Al導体、４……電極パツド下地層、４Ａ……
TiN膜（導電性耐蝕膜）、４Ｂ……Pd膜（金属
膜）、４Ｃ……Au膜（金属膜）、５……TiN膜
（導電性耐蝕膜）、６……Si3N4膜（絶縁性耐蝕
膜）。
Claims (1)
- 【特許請求の範囲】 １ 半導体基板の主表面に酸化膜、導体、電極パ
ツドを順次形成してなる半導装置において、導電
性耐蝕膜Ｉおよびその上に積層された金属膜とか
らなる電極パツド下地層と、この下地層の側面お
よび周縁部に形成された導電性耐蝕膜と、前記
下地層のうちこの導電性耐蝕膜に覆われていな
い部分を除く半導体装置全表面に形成された絶縁
性耐蝕膜とを備えることを特徴とする半導体装
置。 ２ 特許請求の範囲第１項記載の半導体装置にお
いて、前記電極パツド下地層の表面に前記導電性
耐蝕膜に内接するように金の保護膜を形成する
ことを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62272549A JPH01115144A (ja) | 1987-10-28 | 1987-10-28 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62272549A JPH01115144A (ja) | 1987-10-28 | 1987-10-28 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01115144A JPH01115144A (ja) | 1989-05-08 |
| JPH0573339B2 true JPH0573339B2 (ja) | 1993-10-14 |
Family
ID=17515450
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62272549A Granted JPH01115144A (ja) | 1987-10-28 | 1987-10-28 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01115144A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| AT409429B (de) * | 1999-07-15 | 2002-08-26 | Sez Semiconduct Equip Zubehoer | Verfahren zum ätzbehandeln von halbleitersubstraten zwecks freilegen einer metallschicht |
| JP2002289640A (ja) * | 2001-03-27 | 2002-10-04 | Hitachi Chem Co Ltd | ワイヤボンディング接続電極構造 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5563842A (en) * | 1978-11-08 | 1980-05-14 | Nec Corp | Semiconductor device |
-
1987
- 1987-10-28 JP JP62272549A patent/JPH01115144A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01115144A (ja) | 1989-05-08 |
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