JPH0573406A - 非整列データ転送装置 - Google Patents
非整列データ転送装置Info
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- JPH0573406A JPH0573406A JP23667191A JP23667191A JPH0573406A JP H0573406 A JPH0573406 A JP H0573406A JP 23667191 A JP23667191 A JP 23667191A JP 23667191 A JP23667191 A JP 23667191A JP H0573406 A JPH0573406 A JP H0573406A
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- 230000015654 memory Effects 0.000 claims abstract description 64
- 238000010586 diagram Methods 0.000 description 5
- 230000004913 activation Effects 0.000 description 1
- 230000001174 ascending effect Effects 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
Abstract
(57)【要約】
【目的】従来、データバス幅３２ビットの場合、４バイ
ト境界を跨いで格納される非整列データは２回に分けて
転送する必要があった事を１回の転送で済ます。 【構成】メモリ選択回路８がプロセッサ１の出力する被
転送データの先頭アドレスＡ３２〜Ａ０とバイトサイズ
Ｓiz１，Ｓiz０のうち、先頭アドレス中の下位のＸアド
レスＡ１，Ａ０とバイトサイズをバイト指定バス７を介
し入力し非整列データと判別すると、単位メモリ２０〜
２３中の被転送データを格納する全単位メモリに選択信
号９０〜９３を与え、且つアドレスセレクタ６０〜６３
を介し４バイト境界を越えぬ部分データを格納すべき単
位メモリをアドレスバス２４上のＹアドレスでアクセス
し、同時に４バイト境界を越えた部分データを格納すべ
き単位メモリを該Ｙアドレスに１を加えたアドレスでア
クセスする様にする。
ト境界を跨いで格納される非整列データは２回に分けて
転送する必要があった事を１回の転送で済ます。 【構成】メモリ選択回路８がプロセッサ１の出力する被
転送データの先頭アドレスＡ３２〜Ａ０とバイトサイズ
Ｓiz１，Ｓiz０のうち、先頭アドレス中の下位のＸアド
レスＡ１，Ａ０とバイトサイズをバイト指定バス７を介
し入力し非整列データと判別すると、単位メモリ２０〜
２３中の被転送データを格納する全単位メモリに選択信
号９０〜９３を与え、且つアドレスセレクタ６０〜６３
を介し４バイト境界を越えぬ部分データを格納すべき単
位メモリをアドレスバス２４上のＹアドレスでアクセス
し、同時に４バイト境界を越えた部分データを格納すべ
き単位メモリを該Ｙアドレスに１を加えたアドレスでア
クセスする様にする。
Description
【０００１】
【産業上の利用分野】本発明はいわゆる非整列データの
転送を、特に１回のデータ転送で完了する装置に関す
る。なお以下各図において同一の符号は同一もしくは相
当部分を示す。
転送を、特に１回のデータ転送で完了する装置に関す
る。なお以下各図において同一の符号は同一もしくは相
当部分を示す。
【０００２】
【従来の技術】図２は非整列データのデータ転送の対象
となるメモリの構成例を示す。この例ではデータバス，
アドレスバスのビット幅は何れも３２ビットとする。同
図において＃０，＃１，…と順番が付された領域ＤＵは
夫々８ビットの単位データ領域であり、この単位データ
領域ＤＵはこの図の例のように横方向に４バイト（３２
ビット）連なり、かつこの４バイト領域が縦方向に積重
なっているものと見做すことができる。そして横方向に
４バイト連なった領域が３２ビットのデータバスに一回
に転送されるデータ領域となる。
となるメモリの構成例を示す。この例ではデータバス，
アドレスバスのビット幅は何れも３２ビットとする。同
図において＃０，＃１，…と順番が付された領域ＤＵは
夫々８ビットの単位データ領域であり、この単位データ
領域ＤＵはこの図の例のように横方向に４バイト（３２
ビット）連なり、かつこの４バイト領域が縦方向に積重
なっているものと見做すことができる。そして横方向に
４バイト連なった領域が３２ビットのデータバスに一回
に転送されるデータ領域となる。
【０００３】各単位データ領域ＤＵの先頭部には同図の
＃０，＃１，＃２，…の順に３２ビットのアドレスが順
次割付けられている。このアドレスビットに先頭部から
Ａ３１〜Ａ０の符号を付すものとすると、横（水平）方
向に並ぶ４バイトの各単位データ領域ＤＵ（の先頭部）
は末尾２個のアドレスビットＡ１，Ａ０で順次指定する
ことができ、また縦（垂直）方向に積重なる４バイト領
域は上位３０個のアドレスビットＡ３１〜Ａ２で順次指
定することができる。ここで便宜上、アドレスビットＡ
１，Ａ０からなるアドレスをＸアドレス，同じくアドレ
スビットＡ３１〜Ａ２からなるアドレスをＹアドレスと
呼ぶ。またＹアドレスが同じ（横一列の）４バイト領域
の末尾のアドレスを便宜上４バイト境界または一般的に
Ｙアドレス境界と呼ぶ。
＃０，＃１，＃２，…の順に３２ビットのアドレスが順
次割付けられている。このアドレスビットに先頭部から
Ａ３１〜Ａ０の符号を付すものとすると、横（水平）方
向に並ぶ４バイトの各単位データ領域ＤＵ（の先頭部）
は末尾２個のアドレスビットＡ１，Ａ０で順次指定する
ことができ、また縦（垂直）方向に積重なる４バイト領
域は上位３０個のアドレスビットＡ３１〜Ａ２で順次指
定することができる。ここで便宜上、アドレスビットＡ
１，Ａ０からなるアドレスをＸアドレス，同じくアドレ
スビットＡ３１〜Ａ２からなるアドレスをＹアドレスと
呼ぶ。またＹアドレスが同じ（横一列の）４バイト領域
の末尾のアドレスを便宜上４バイト境界または一般的に
Ｙアドレス境界と呼ぶ。
【０００４】図２のメモリに格納されるデータは１バイ
ト分ないし４バイト分の可変長のデータからなり、この
データは図２の単位データ領域ＤＵの番号＃０，＃１，
…の順にこのメモリに順次読込まれる。このようにメモ
リに格納される可変バイト長のデータ領域はその先頭ア
ドレスＡ３１〜Ａ０とこれに続く２ビットのバイトサイ
ズＳiz１，Ｓiz０で領域指定される。図３はこの例にお
けるバイトサイズＳiz１，Ｓiz０の値とバイトサイズ
（但し図３ではビット数で表わしている）との関係を示
す。ところで図２の太い黒枠の＃６〜＃９の単位データ
領域ＤＵからなるデータ（符号をＤＩＲとする）は先頭
アドレスとしてＡ３１…Ａ０＝０…０１１０（つまりＸ
アドレスＡ１，Ａ０＝１，０、ＹアドレスＡ３１…Ａ２
＝０…０１）またこれに続くバイトサイズとしてＳiz
１，Ｓiz０＝０，０（つまり４バイト長）で領域指定さ
れたデータである。このデータＤＩＲの先頭側２バイト
分（＃６，＃７の領域）はＹアドレスＡ３１…Ａ２＝０
…０１にあるが末尾側の２バイト分（＃８，＃９の領
域）は次の隣接のＹアドレスＡ３１…Ａ２＝０…１０に
ある。このようにメモリのＹアドレスが異なる（２つ
の）領域に跨って格納されるデータを非整列データとい
う。
ト分ないし４バイト分の可変長のデータからなり、この
データは図２の単位データ領域ＤＵの番号＃０，＃１，
…の順にこのメモリに順次読込まれる。このようにメモ
リに格納される可変バイト長のデータ領域はその先頭ア
ドレスＡ３１〜Ａ０とこれに続く２ビットのバイトサイ
ズＳiz１，Ｓiz０で領域指定される。図３はこの例にお
けるバイトサイズＳiz１，Ｓiz０の値とバイトサイズ
（但し図３ではビット数で表わしている）との関係を示
す。ところで図２の太い黒枠の＃６〜＃９の単位データ
領域ＤＵからなるデータ（符号をＤＩＲとする）は先頭
アドレスとしてＡ３１…Ａ０＝０…０１１０（つまりＸ
アドレスＡ１，Ａ０＝１，０、ＹアドレスＡ３１…Ａ２
＝０…０１）またこれに続くバイトサイズとしてＳiz
１，Ｓiz０＝０，０（つまり４バイト長）で領域指定さ
れたデータである。このデータＤＩＲの先頭側２バイト
分（＃６，＃７の領域）はＹアドレスＡ３１…Ａ２＝０
…０１にあるが末尾側の２バイト分（＃８，＃９の領
域）は次の隣接のＹアドレスＡ３１…Ａ２＝０…１０に
ある。このようにメモリのＹアドレスが異なる（２つ
の）領域に跨って格納されるデータを非整列データとい
う。
【０００５】従来、データ転送の起動元としてのバスマ
スタが上述のような非整列データＤＩＲの転送を行う場
合には、この非整列データの前述の領域指定に基づいて
２回のデータ転送を行っていた。すなわち第１回目のデ
ータ転送においてバスマスタはアクセス対象データの先
頭アドレスＡ３１〜Ａ０を出力し、その先頭アドレスと
同じＹアドレスの４バイト領域（図２の例では＃４〜＃
７の単位データ領域ＤＵの、つまり当該データＤＩＲに
ついてはその先頭部からＹアドレス境界までの＃６，＃
７の単位データ領域ＤＵの）データ転送を実行する。続
いてバスマスタは第２回目のデータ転送として４バイト
境界を越えた位置のアドレスを出力し、次のＹアドレス
の４バイト領域（図２の例では＃８〜＃１１の単位デー
タ領域ＤＵの、つまり当該データＤＩＲについては残り
の（＃８，＃９の単位データ領域ＤＵの）データ転送を
実行する。
スタが上述のような非整列データＤＩＲの転送を行う場
合には、この非整列データの前述の領域指定に基づいて
２回のデータ転送を行っていた。すなわち第１回目のデ
ータ転送においてバスマスタはアクセス対象データの先
頭アドレスＡ３１〜Ａ０を出力し、その先頭アドレスと
同じＹアドレスの４バイト領域（図２の例では＃４〜＃
７の単位データ領域ＤＵの、つまり当該データＤＩＲに
ついてはその先頭部からＹアドレス境界までの＃６，＃
７の単位データ領域ＤＵの）データ転送を実行する。続
いてバスマスタは第２回目のデータ転送として４バイト
境界を越えた位置のアドレスを出力し、次のＹアドレス
の４バイト領域（図２の例では＃８〜＃１１の単位デー
タ領域ＤＵの、つまり当該データＤＩＲについては残り
の（＃８，＃９の単位データ領域ＤＵの）データ転送を
実行する。
【０００６】
【発明が解決しようとする課題】このように従来の非整
列データ転送方法ではバスマスタからバススレーブに対
する複数回のデータ転送を必要とし、Ｙアドレス境界を
跨がないデータ転送と比較してアクセス時間が大きくな
る。またデータの配置を変化させると非整列データ転送
回数が変化し、その結果同一システムのデータ転送性能
が変化してしまうという問題があった。そこで本発明は
非整列データの転送を１回で実行することができる非整
列データ転送装置を提供することを課題とする。
列データ転送方法ではバスマスタからバススレーブに対
する複数回のデータ転送を必要とし、Ｙアドレス境界を
跨がないデータ転送と比較してアクセス時間が大きくな
る。またデータの配置を変化させると非整列データ転送
回数が変化し、その結果同一システムのデータ転送性能
が変化してしまうという問題があった。そこで本発明は
非整列データの転送を１回で実行することができる非整
列データ転送装置を提供することを課題とする。
【０００７】
【課題を解決するための手段】前記の課題を解決するた
めに、請求項１の非整列データ転送装置はデータバスを
構成する共通の単位幅（８ビットなど）の複数（４個な
ど）の単位データバス（３０〜３３など）に夫々接続さ
れた同構造の単位メモリ（２０〜２３など）からなるメ
モリ群であって、このメモリ群の単位メモリ中の各デー
タ領域（単位データ領域ＤＵなど）を指定するアドレス
（Ａ３１〜Ａ０など、以下群アドレスという）の下位ア
ドレス（ＸアドレスＡ１，Ａ０など）を前記単位メモリ
に順次割付け、前記群アドレスの前記下位アドレスに続
く上位アドレス（ＹアドレスＡ３１〜Ａ２など）を前記
単位メモリ同志共通にこの単位メモリのアドレス（以下
単位アドレスという）に順次割付けてなるメモリ群との
間で、前記データバスの幅（３２ビットなど）以下の長
さであって、前記単位データバスの整数倍の長さを持つ
被転送データを、当該の被転送データの先頭位置を示す
前記群アドレス（以下先頭アドレスという）と、この被
転送データのデータ長（バイトサイズＳiz１，Ｓiz０な
ど）とを指定して転送する装置において、前記先頭アド
レス中の前記下位アドレスと前記被転送データのデータ
長とを（バイト指定バス７などを介して）入力し、当該
の被転送データが前記メモリ群を構成する単位メモリの
前記単位アドレスの隣接２領域に跨って転送される非整
列データ（ＤＩＲなど）であるか否かを判別し、該非整
列データと判別したときは、この被転送データの先頭部
と同一の前記単位アドレスをこの被転送データの先頭側
の転送先とする前記単位メモリを（アドレスバス４，ア
ドレスセレクタ６０〜６３などを介し）当該の先頭アド
レスの上位アドレスでアクセスすると同時に、該単位ア
ドレスに隣接する単位アドレスをこの被転送データの末
尾側の転送先とする前記単位メモリを（アドレスセレク
タ６０〜６３に加算指定信号１００〜１０３を与えるこ
となどにより）当該の先頭アドレス中の上位アドレスに
（加算器５０〜５３などを介し）１を加算してなる上位
アドレスでアクセスする手段（メモリ選択回路８など）
を備えたものとする。
めに、請求項１の非整列データ転送装置はデータバスを
構成する共通の単位幅（８ビットなど）の複数（４個な
ど）の単位データバス（３０〜３３など）に夫々接続さ
れた同構造の単位メモリ（２０〜２３など）からなるメ
モリ群であって、このメモリ群の単位メモリ中の各デー
タ領域（単位データ領域ＤＵなど）を指定するアドレス
（Ａ３１〜Ａ０など、以下群アドレスという）の下位ア
ドレス（ＸアドレスＡ１，Ａ０など）を前記単位メモリ
に順次割付け、前記群アドレスの前記下位アドレスに続
く上位アドレス（ＹアドレスＡ３１〜Ａ２など）を前記
単位メモリ同志共通にこの単位メモリのアドレス（以下
単位アドレスという）に順次割付けてなるメモリ群との
間で、前記データバスの幅（３２ビットなど）以下の長
さであって、前記単位データバスの整数倍の長さを持つ
被転送データを、当該の被転送データの先頭位置を示す
前記群アドレス（以下先頭アドレスという）と、この被
転送データのデータ長（バイトサイズＳiz１，Ｓiz０な
ど）とを指定して転送する装置において、前記先頭アド
レス中の前記下位アドレスと前記被転送データのデータ
長とを（バイト指定バス７などを介して）入力し、当該
の被転送データが前記メモリ群を構成する単位メモリの
前記単位アドレスの隣接２領域に跨って転送される非整
列データ（ＤＩＲなど）であるか否かを判別し、該非整
列データと判別したときは、この被転送データの先頭部
と同一の前記単位アドレスをこの被転送データの先頭側
の転送先とする前記単位メモリを（アドレスバス４，ア
ドレスセレクタ６０〜６３などを介し）当該の先頭アド
レスの上位アドレスでアクセスすると同時に、該単位ア
ドレスに隣接する単位アドレスをこの被転送データの末
尾側の転送先とする前記単位メモリを（アドレスセレク
タ６０〜６３に加算指定信号１００〜１０３を与えるこ
となどにより）当該の先頭アドレス中の上位アドレスに
（加算器５０〜５３などを介し）１を加算してなる上位
アドレスでアクセスする手段（メモリ選択回路８など）
を備えたものとする。
【０００８】
【作用】バスマスタが非整列データ転送を要求した場合
に、Ｙアドレス境界を越える分のデータアクセスに関し
てＹアドレスを１だけ増加する機構をバススレーブに設
ける。
に、Ｙアドレス境界を越える分のデータアクセスに関し
てＹアドレスを１だけ増加する機構をバススレーブに設
ける。
【０００９】
【実施例】図１は本発明の１実施例としての構成を示す
回路図である。同図において１はバスマスタとしてのプ
ロセッサ、このプロセッサ１を除く部分はバススレーブ
である。２０〜２３は全体として３２ビット幅のデータ
バスを構成する１バイト毎×４つの単位データバス３０
〜３３を介して夫々プロセッサ１と接続される単位メモ
リである。そしてこの単位メモリ２０〜２３内の各領域
はバイト毎にアドレスの昇順に分かれている。なお単位
データバス３０，３１，３２，３３は夫々データライン
Ｄ３１〜Ｄ４，Ｄ２３〜Ｄ１６，Ｄ１５〜Ｄ８，Ｄ７〜
Ｄ０からなる。４はプロセッサ１が出力する３２ビット
のアドレスＡ３１〜Ａ０のうち前述のＹアドレスＡ３１
〜Ａ２を出力するアドレスバス、７は同じくプロセッサ
１が前述のＸアドレスＡ１，Ａ０およびバイトサイズＳ
iz１，Ｓiz０を出力するバイト指定バスである。
回路図である。同図において１はバスマスタとしてのプ
ロセッサ、このプロセッサ１を除く部分はバススレーブ
である。２０〜２３は全体として３２ビット幅のデータ
バスを構成する１バイト毎×４つの単位データバス３０
〜３３を介して夫々プロセッサ１と接続される単位メモ
リである。そしてこの単位メモリ２０〜２３内の各領域
はバイト毎にアドレスの昇順に分かれている。なお単位
データバス３０，３１，３２，３３は夫々データライン
Ｄ３１〜Ｄ４，Ｄ２３〜Ｄ１６，Ｄ１５〜Ｄ８，Ｄ７〜
Ｄ０からなる。４はプロセッサ１が出力する３２ビット
のアドレスＡ３１〜Ａ０のうち前述のＹアドレスＡ３１
〜Ａ２を出力するアドレスバス、７は同じくプロセッサ
１が前述のＸアドレスＡ１，Ａ０およびバイトサイズＳ
iz１，Ｓiz０を出力するバイト指定バスである。
【００１０】５（５０〜５３）は夫々単位メモリ２０〜
２３に対応して設けられた加算器で、アドレスバス４の
Ｙアドレスを＋１する。６（６０〜６３）は夫々アドレ
スバス４上のＹアドレス、またはこのＹアドレスが加算
器５０〜５３を通過した（つまり＋１された）後のＹア
ドレスを選択して対応する単位メモリ２０〜２３に与え
るアドレスセレクタ、１０（１００〜１０３）は夫々ア
ドレスセレクタ６０〜６３に＋１加算されたＹアドレス
を選択させる加算指定信号である。８はバイト指定バス
７の信号（アドレス情報）から当該の転送データが非整
列データであるか否かを判定し、判定に応じたメモリ選
択信号９（９０〜９３）の何れかを必要な単位メモリ２
０〜２３に与えると共に、非整列データであるときは、
必要な加算指定信号１００〜１０３の何れかを夫々対応
するアドレスセレクタ６０〜６３へ出力する。
２３に対応して設けられた加算器で、アドレスバス４の
Ｙアドレスを＋１する。６（６０〜６３）は夫々アドレ
スバス４上のＹアドレス、またはこのＹアドレスが加算
器５０〜５３を通過した（つまり＋１された）後のＹア
ドレスを選択して対応する単位メモリ２０〜２３に与え
るアドレスセレクタ、１０（１００〜１０３）は夫々ア
ドレスセレクタ６０〜６３に＋１加算されたＹアドレス
を選択させる加算指定信号である。８はバイト指定バス
７の信号（アドレス情報）から当該の転送データが非整
列データであるか否かを判定し、判定に応じたメモリ選
択信号９（９０〜９３）の何れかを必要な単位メモリ２
０〜２３に与えると共に、非整列データであるときは、
必要な加算指定信号１００〜１０３の何れかを夫々対応
するアドレスセレクタ６０〜６３へ出力する。
【００１１】いま仮にメモリ単位メモリ３０〜３３から
なるメモリ群の先頭アドレスが０番地に割り付けられて
おり、プロセッサ１がこのメモリ群全体に対する３２ビ
ットのアドレスＡ３２〜Ａ０の２番地から４バイトサイ
ズ分のデータのアクセスを行う場合、つまりメモリ群の
２番地（単位メモリ２２の図２の＃２領域），３番地
（単位メモリ２３の図２の＃３領域），４番地（単位メ
モリ２０の図２の＃４領域），５番地（単位メモリ２１
の図２の＃５領域）にわたって格納されてなる非整列デ
ータＤＩＲの転送を行う場合を考える。なおこの時プロ
セッサ１はこの非整列データＤＩＲを、その先頭アドレ
スＡ３１…Ａ１，Ａ０＝０…１，０およびバイトサイズ
Ｓiz１，Ｓiz０＝０，０（４バイトサイズ）を出力する
ことによって指定する。従ってバイト指定バス７にはこ
の先頭アドレスの下位２ビット（Ｘアドレス）Ａ１，Ａ
０＝１，０と前記のバイトサイズが出力されることにな
る。またアドレスバス４にはこの先頭アドレスの上位３
０ビット（Ｙアドレス）Ａ３１…Ａ２＝０…０が出力さ
れることになる。つまりこの非整列データＤＩＲの４バ
イトのうち前者の２バイト（２番地，３番地）のＹアド
レスＡ３１〜Ａ２は０番地であり、残りの２バイト（４
番地，５番地）のＹアドレスは１番地である。
なるメモリ群の先頭アドレスが０番地に割り付けられて
おり、プロセッサ１がこのメモリ群全体に対する３２ビ
ットのアドレスＡ３２〜Ａ０の２番地から４バイトサイ
ズ分のデータのアクセスを行う場合、つまりメモリ群の
２番地（単位メモリ２２の図２の＃２領域），３番地
（単位メモリ２３の図２の＃３領域），４番地（単位メ
モリ２０の図２の＃４領域），５番地（単位メモリ２１
の図２の＃５領域）にわたって格納されてなる非整列デ
ータＤＩＲの転送を行う場合を考える。なおこの時プロ
セッサ１はこの非整列データＤＩＲを、その先頭アドレ
スＡ３１…Ａ１，Ａ０＝０…１，０およびバイトサイズ
Ｓiz１，Ｓiz０＝０，０（４バイトサイズ）を出力する
ことによって指定する。従ってバイト指定バス７にはこ
の先頭アドレスの下位２ビット（Ｘアドレス）Ａ１，Ａ
０＝１，０と前記のバイトサイズが出力されることにな
る。またアドレスバス４にはこの先頭アドレスの上位３
０ビット（Ｙアドレス）Ａ３１…Ａ２＝０…０が出力さ
れることになる。つまりこの非整列データＤＩＲの４バ
イトのうち前者の２バイト（２番地，３番地）のＹアド
レスＡ３１〜Ａ２は０番地であり、残りの２バイト（４
番地，５番地）のＹアドレスは１番地である。
【００１２】さてこのデータ転送においてプロセッサ１
が出力するアドレス情報の下位２ビットＡ１，Ａ０はバ
イト指定バス７として機能するため、アドレスバス４で
（つまりＹアドレスＡ３１〜Ａ２＝０番地で）指定され
るのは先の２つの単位メモリ２２および２３である。従
来技術ではこれら２つの単位メモリのアクセスのみ実行
され、単位メモリ２０および２１に対するアクセスは次
回のデータ転送に回された。しかし本発明ではメモリ選
択回路８はバイト指定バス７の情報から判断してメモリ
選択信号９０〜９３を全て有効にするとともに、単位メ
モリ２０，２１に対応したアドレスセレクタ６０，６１
に対する加算指定信号１００，１０１のみを有効にす
る。すると単位メモリ２２および２３はプロセッサ１が
アドレスバス４に出力したアドレス（つまりＹアドレス
＝０番地）そのままでアクセスされ、単位メモリ２０お
よび２１はプロセッサ１がアドレスバス４に出力したＹ
アドレスＡ３１〜Ａ２に１を足したＹアドレス（つまり
Ｙアドレス１番地）でアクセスされるため、１回のデー
タ転送で非整列データＤＩＲの４バイト分の転送を完了
することができる。
が出力するアドレス情報の下位２ビットＡ１，Ａ０はバ
イト指定バス７として機能するため、アドレスバス４で
（つまりＹアドレスＡ３１〜Ａ２＝０番地で）指定され
るのは先の２つの単位メモリ２２および２３である。従
来技術ではこれら２つの単位メモリのアクセスのみ実行
され、単位メモリ２０および２１に対するアクセスは次
回のデータ転送に回された。しかし本発明ではメモリ選
択回路８はバイト指定バス７の情報から判断してメモリ
選択信号９０〜９３を全て有効にするとともに、単位メ
モリ２０，２１に対応したアドレスセレクタ６０，６１
に対する加算指定信号１００，１０１のみを有効にす
る。すると単位メモリ２２および２３はプロセッサ１が
アドレスバス４に出力したアドレス（つまりＹアドレス
＝０番地）そのままでアクセスされ、単位メモリ２０お
よび２１はプロセッサ１がアドレスバス４に出力したＹ
アドレスＡ３１〜Ａ２に１を足したＹアドレス（つまり
Ｙアドレス１番地）でアクセスされるため、１回のデー
タ転送で非整列データＤＩＲの４バイト分の転送を完了
することができる。
【００１３】
【発明の効果】本発明によれば、バスマスタ（プロセッ
サ）１がバイト指定バス７上に出力するアドレス情報
（この例ではＸアドレスＡ１，Ａ０およびバイトサイズ
Ｓiz１，Ｓiz０）を受信して、当該の被転送データが非
整列データであることを判別したときは、たの被転送デ
ータのＹアドレス境界を越えぬ部分のデータを格納する
単位メモリに対してはアドレスバス４に出力されるその
ままの（先頭アドレスＡ３１〜Ａ０の上位ビットとして
の）ＹアドレスＡ３１〜Ａ２でアクセスし、このアクセ
スと同時に被転送データのＹアドレス境界を越えた部分
のデータを格納する単位メモリに対しては上記Ｙアドレ
スＡ３１〜Ａ２に１を加算したＹアドレスでアクセスす
るようにしたので、非整列データ転送の速度を通常の整
列データ転送と同等にでき、バスのデータ転送性能が向
上する。またデータの配置により性能が大きく影響を受
けることもなく、安定したデータ転送性能を得ることが
できる。
サ）１がバイト指定バス７上に出力するアドレス情報
（この例ではＸアドレスＡ１，Ａ０およびバイトサイズ
Ｓiz１，Ｓiz０）を受信して、当該の被転送データが非
整列データであることを判別したときは、たの被転送デ
ータのＹアドレス境界を越えぬ部分のデータを格納する
単位メモリに対してはアドレスバス４に出力されるその
ままの（先頭アドレスＡ３１〜Ａ０の上位ビットとして
の）ＹアドレスＡ３１〜Ａ２でアクセスし、このアクセ
スと同時に被転送データのＹアドレス境界を越えた部分
のデータを格納する単位メモリに対しては上記Ｙアドレ
スＡ３１〜Ａ２に１を加算したＹアドレスでアクセスす
るようにしたので、非整列データ転送の速度を通常の整
列データ転送と同等にでき、バスのデータ転送性能が向
上する。またデータの配置により性能が大きく影響を受
けることもなく、安定したデータ転送性能を得ることが
できる。
【図１】本発明の一実施例としての構成を示す回路図
【図２】非整列データ説明のためのメモリの構成図
【図３】バイトサイズにより指定されるデータの説明図
１ プロセッサ（バスマスタ） ２０〜２３ 単位メモリ ３０〜３３ 単位データバス ４ アドレスバス４ Ａ３１〜Ａ２ Ｙアドレス ５０〜５３ 加算器 ６０〜６３ アドレスセレクタ ７ バイト指定バス Ａ１，Ａ０ Ｘアドレス Ｓiz１，Ｓiz０ バイトサイズ ８ メモリ選択回路 ９０〜９３ メモリ選択信号 １００〜１０３ 加算指定信号 ＤＵ 単位データ領域 ＤＩＲ 非整列データ
Claims (1)
- 【請求項１】データバスを構成する共通の単位幅の複数
の単位データバスに夫々接続された同構造の単位メモリ
からなるメモリ群であって、 このメモリ群の単位メモリ中の各データ領域を指定する
アドレス（以下群アドレスという）の下位アドレスを前
記単位メモリに順次割付け、 前記群アドレスの前記下位アドレスに続く上位アドレス
を前記単位メモリ同志共通にこの単位メモリのアドレス
（以下単位アドレスという）に順次割付けてなるメモリ
群との間で、前記データバスの幅以下の長さであって、
前記単位データバスの整数倍の長さを持つ被転送データ
を、当該の被転送データの先頭位置を示す前記群アドレ
ス（以下先頭アドレスという）と、この被転送データの
データ長とを指定して転送する装置において、 前記先頭アドレス中の前記下位アドレスと前記被転送デ
ータのデータ長とを入力し、当該の被転送データが前記
メモリ群を構成する単位メモリの前記単位アドレスの隣
接２領域に跨って転送される非整列データであるか否か
を判別し、 該非整列データと判別したときは、この被転送データの
先頭部と同一の前記単位アドレスをこの被転送データの
先頭側の転送先とする前記単位メモリを当該の先頭アド
レスの上位アドレスでアクセスすると同時に、該単位ア
ドレスに隣接する単位アドレスをこの被転送データの末
尾側の転送先とする前記単位メモリを当該の先頭アドレ
ス中の上位アドレスに１を加算してなる上位アドレスで
アクセスする手段を備えたことを特徴とする非整列デー
タ転送装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23667191A JPH0573406A (ja) | 1991-09-18 | 1991-09-18 | 非整列データ転送装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23667191A JPH0573406A (ja) | 1991-09-18 | 1991-09-18 | 非整列データ転送装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0573406A true JPH0573406A (ja) | 1993-03-26 |
Family
ID=17004061
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23667191A Pending JPH0573406A (ja) | 1991-09-18 | 1991-09-18 | 非整列データ転送装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0573406A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8539173B2 (en) | 2010-03-29 | 2013-09-17 | Renesas Electronics Corporation | Memory device, memory system and microcontroller including memory device, and memory control device |
-
1991
- 1991-09-18 JP JP23667191A patent/JPH0573406A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8539173B2 (en) | 2010-03-29 | 2013-09-17 | Renesas Electronics Corporation | Memory device, memory system and microcontroller including memory device, and memory control device |
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