JPH08137743A - アドレス指定方法 - Google Patents

Abstract

(57)【要約】 【目的】有限、固定のアドレス信号線を有するプロセッ
サとメモリ制御を行う情報処理装置において、プロセッ
サが指定可能なアドレス空間を大幅に拡張することを目
的とする。 【構成】プロセッサ１１が指定するアドレス値を複数の
アドレス情報に分割してアドレス情報保持手段１１１に
格納し、アドレス信号線１４を通じてメモリシステム１
２に各アドレス情報を送る。一方メモリシステム１２で
は、送られたアドレス情報を基にアドレス値を生成し、
そのアドレス値によってメモリ１２２の対応するエリア
にアクセスを行う。 【効果】通常、アドレス信号線で指定できるアドレス値
よりも、大きなアドレス値を指定することが可能にな
り、より広いアドレス空間にアクセスすることができる
ようになる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、有限、固定のアドレス
信号線を有するプロセッサのアドレス空間の拡張に係
り、特に、より広大な拡張アドレス空間を得るためのア
ドレス空間の拡張方法に関する。

【０００２】

【従来の技術】近年、コンピュータシステムの巨大化、
利用の拡大に伴い、扱うデータ量が増加している。そこ
で、プロセッサが利用できるデータ量を増やすために、
アドレス空間を拡張することが行われている。

【０００３】一般的なアドレス空間の拡張方法の一つと
して、アドレス信号線を物理的にｎ本追加することによ
り、アドレス空間を２のｎ乗倍とする方法がある。ま
た、このとき、元々持っていたアドレス信号線の範囲で
設計されたアドレス指定命令では、拡張されたアドレス
空間にアクセス出来ないため、新たにアドレス拡張用レ
ジスタを設け、それを直接出力して上位のアドレス指定
を行ったり、或いは、アドレス変換機構を追加して、そ
れによって拡張された空間にアクセスすることが行われ
ている。

【０００４】また、アドレス空間の一部をメモリの多重
割付け空間とし、この領域をアクセスするときに、複数
あるメモリの唯一つを選択する機構をプロセッサ外部に
設けることで、疑似的にアドレス空間を拡張する、いわ
ゆるバンクメモリ方式と言われる方法もある。

【０００５】このように、有限、固定のアドレス信号線
の追加や、命令の追加等といった、様々なアドレス空間
の拡張方法が提案されている。

【０００６】なお、上記、アドレス空間の拡張に関連す
る公知技術として、例えば特開平３−２２３９４４号公
報に記載されている技術があげられる。この公知技術
は、アドレス空間のアクセスに際し、命令の中にアドレ
ス長の制御情報を設けることによって、任意にアドレス
部の大きさを拡張するものである。また、特開平４−２
８０３３号公報には、プロセッサにアドレス拡張用レジ
スタを設け、そのレジスタの値によって基本アドレス空
間か、拡張アドレス空間かを切り替える技術について記
載されている。

【０００７】

【発明が解決しようとする課題】しかしながら、上記従
来技術における、物理的な信号線数の増加によって、ア
ドレス空間の拡張を行う方法では、プロセッサの構造、
取付位置によって、増加可能な信号線に物理的な制約が
あり、アドレス空間の拡張に限界が生じる。また、アド
レス空間の拡張に伴い、新たに設けられたなアドレス信
号線に対応する命令を追加する必要があり、より大きな
アドレス空間を確保するには、プロセッサ仕様の大幅な
拡張、変更が必要となる。

【０００８】このように、従来技術におけるアドレス拡
張方式では、さまざまな面で制約が伴い、アドレスの大
幅な拡張は困難であった。

【０００９】したがって、本発明は、上述の問題を解決
し、より少ない変更によって、より大きなアドレス空間
の拡張を実現することを目的とするものである。

【００１０】

【課題を解決するための手段】上記課題を解決するため
に本発明では、中央処理装置であるプロセッサと、主記
憶装置であるメモリを含み、その制御を行う主記憶制御
装置であるメモリシステムとが相互に接続されるプロセ
ッサ−メモリシステムにおいて、プロセッサは、メモリ
の特定エリアを指定するアドレス値を、複数のアドレス
情報に分割し、各アドレス情報毎にその情報を保持する
複数のレジスタからなる第１アドレス情報記憶手段と、
各レジスタに格納されたアドレス情報の順番を示すシー
ケンス情報を制御、保持するアドレス情報シーケンス手
段とを有し、一方、メモリシステムは、前記第１アドレ
ス情報記憶手段に対応する複数のレジスタからなる第２
アドレス情報記憶手段とを有することによって達成され
る。

【００１１】

【作用】プロセッサにてアドレス値が指定されると、そ
のアドレス値はいくつかのビット列ごとに分割され、そ
れらのビット列は複数のアドレス情報として第１アドレ
ス情報記憶手段のあらかじめ定められた位置に格納され
る。そして、第１アドレス情報記憶手段からアドレス情
報が一つずつ取り出されて、メモリシステムに送られる
とともに、アドレス情報格納位置指示手段によって、そ
のアドレス情報が格納される位置が指示される。

【００１２】メモリシステムでは、指示される位置に従
ってアドレス情報を格納して行き、すべてのアドレス情
報が送られると、そのアドレス情報に基づいてアドレス
値を求め、そのアドレス値によってメモリ上のアドレス
指定を行う

【００１３】

【実施例】以下、本発明の実施例を図面に基づいて詳細
に説明する。

【００１４】図１は、本発明の原理をブロック図で示す
ものである。

【００１５】図中において、１１はプロセッサを、１２
はメモリシステムを示しており、プロセッサ１１とメモ
リシステム１２は、データ信号線１３と、アドレス信号
線１４、アドレス出力シーケンス制御線１５によって互
いに接続されている。

【００１６】プロセッサ１１には、一般的なプロセッサ
と同様、演算ユニット（図示しない）、制御ユニット
（図示しない）等を持つ他、一つのアドレス値を複数の
アドレス情報に分割して記憶するアドレス情報記憶手段
１１１と、分割したアドレス情報の有効数を保持するア
ドレス情報有効数保持手段１１２と、実際にアドレス信
号線１４に乗せるアドレス情報を指示するアドレス出力
シーケンス計数手段１１３とを有している。一方、メモ
リシステム１２には、アドレス情報記憶手段１１１に対
応するアドレス情報記憶手段１２１と、アドレスによっ
て管理されるメモリ１２２を有する。これら、プロセッ
サ１１及びメモリシステム１２におけるアドレス情報記
憶手段１１１、１２１は、複数の記憶エリアから構成さ
れており、各記憶エリアは、アドレス信号線１４が一回
の出力で送ることができるアドレス値を格納するのに、
必要な容量を有している。

【００１７】次に、この構成における動作について説明
する。

【００１８】まず、プロセッサ１１及びメモリシステム
１２では、アドレス情報記憶手段１１１、１２１を初期
化する。そしてプロセッサ１１において、一つのアドレ
ス値を、下位から上位にかけて、いくつかのビット毎に
分割してアドレス情報格納手段に格納する。例えば、そ
のプロセッサ−メモリシステム間に８本のアドレス信号
線が用意されていたとすると、アドレス値を、８ビット
毎に複数のアドレス情報として分割し、これらの８ビッ
ト単位のアドレス情報を、アドレス情報格納手段１１１
の各記憶エリアに順番に格納する。一方、一つのアドレ
ス値をいくつのアドレス情報として分割したのかを、ア
ドレス情報の有効数としてアドレス情報有効数保持手段
１１２に保持する。そして、アドレス出力シーケンス計
数手段１１３を初期化した後、アドレス情報有効数保持
手段１１２に保持されている有効数をシーケンス情報と
して複写、設定する。

【００１９】次に、アドレス出力シーケンス計数手段に
設定されたシーケンス情報を信号化して、アドレス出力
シーケンス制御線１５を通じてメモリシステム１２に送
るとともに、アドレス情報記憶手段１１１の複数のアド
レス情報の中から、最も上位のビット値を有するものを
取り出し、アドレス信号線１４を介してメモリシステム
１２に送る。そして、そのシーケンス情報から１を引い
て信号化し、アドレス出力シーケンス制御線１５を通じ
てメモリシステム１２に送るとともに、アドレス情報記
憶手段１１１から前回送ったアドレス情報に続くアドレ
ス情報を取り出し、アドレス信号線１４を通じてメモリ
システム１２に送る。

【００２０】以下、シーケンス情報とアドレス情報の出
力、及びシーケンス情報から１を引く処理を、すべての
アドレス情報が送り出されるまで、つまりシーケンス情
報が“０”になるまで繰り返し行う。

【００２１】一方、メモリシステム１２では、アドレス
出力シーケンス制御線１５から送られるシーケンス情報
に従って、アドレス信号線１４を通じて送られるアドレ
ス情報を、メモリシステム側のアドレス情報保持手段１
２１に順番に格納していく。そして、アドレス出力シー
ケンス制御線１５からすべてのアドレス情報が送られた
ことを示す“０”の値が入力されると、メモリシステム
１２は、すべてのアドレス情報が送られ、アドレス値が
確定したものと判定し、アドレス情報記憶手段１２１に
格納された複数のアドレス情報から、分割と逆の手順で
アドレス値を生成し、そのアドレス値に基づきメモリ１
２２におけるアドレス指定を行い、データ信号線１３を
介して、プロセッサ１１とデータの送受信を行う。

【００２２】なお、上記実施例では、アドレス情報の有
効数を設定保持するアドレス情報有効数保持手段によっ
て初期化時にアクセス可能なアドレス空間を設定し、ア
ドレス情報の正しい順序を確立するためにアドレス出力
シーケンス計数手段を設け、ここから出力されるシーケ
ンス情報に従って、順序よくアドレス情報を格納してい
くものであるが、あらかじめアクセスするアドレス空間
が定まっており、アドレス情報の格納される順序及び送
信される順番が定められている場合には、必ずしも、ア
ドレス情報有効数保持手段と、シーケンス計数手段及び
シーケンス制御線を設ける必要はない。

【００２３】しかし、シーケンス制御情報を有効に利用
することで、より活用性の高いアドレス空間拡張方法を
実現することが可能となる。以下、その点について、よ
り詳細に説明する。

【００２４】図２は、図１における、プロセッサ１１側
の構成について詳細に示したものである。

【００２５】図中において、図１のアドレス情報有効数
保持手段１１２としてアドレス情報有効数レジスタ２１
を、アドレス情報記憶手段１１１としてアドレス情報レ
ジスタ群２２を、アドレス情報出力シーケンス計数手段
１１３としてアドレス情報出力シーケンスカウンタ２２
を有している。

【００２６】このアドレス情報レジスタ群２２は、一つ
のアドレス値を、アドレス信号線の数以下のビット数毎
に、複数のアドレス情報として分割して格納するために
複数のレジスタから構成されており、アドレス情報０レ
ジスタ２２１、アドレス情報１レジスタ２２２、・・
・、アドレス情報ｎ−２レジスタ２２３、アドレス情報
ｎ−１レジスタ２２４からなり、それぞれのアドレス情
報レジスタは、分割したアドレス情報を格納するのに十
分な容量を有している。また、それぞれのアドレス情報
レジスタには、各レジスタにデータの変更があったか否
かを示すフラグ情報として示す、書替えビット２２１
ａ、２２２ａ、・・・２２３ａ、２２４ａが設けられて
いる。

【００２７】このような構成において、プロセッサ１１
は、図１のメモリシステム１２とのアクセスに先立っ
て、アドレス情報の初期化、設定を行う。具体的には、
アドレス情報レジスタ群２２の内容（各アドレス情報レ
ジスタ及び各書替えビット）をすべて初期化（０クリ
ア）し、アクセスするアドレス空間の領域確保、つまり
有効数の設定を行う。例えば、アドレス信号線の数がｍ
本のとき、有効数をｎと設定すると、最大、０から（ｎ
×ｍ−１）のビット列からなるアドレス値の指定、つま
り、２のｍ×（２のｎ乗−１）乗倍のアドレス空間にア
クセスすることが可能となる。

【００２８】そして、プロセッサ１１では、アドレス値
における最も下位のビット列からなるアドレス情報、つ
まり０から（ｍ−１）までのビット列をアドレス情報０
レジスタ２２１に、そしてアドレス情報１レジスタ２２
２には、アドレス情報０レジスタ２２１のアドレス情報
におけるビット列に続く、より上位のビット列からなる
アドレス情報、つまりｍから（２ｍ−１）までのビット
列を格納して行き、アドレス情報ｎ−２レジスタ２２３
には、（（ｎ−２）×ｍ）から（（（ｎ−１）×ｍ）−
１）までのビット列を、そしてアドレス情報ｎ−１レジ
スタ２２４には、アドレス値における最も上位のビット
列、つまり（（ｎ−１）×ｍ）から（ｎ×ｍ−１）まで
のビット列を格納する。

【００２９】このときアドレス情報が格納されたアドレ
ス情報レジスタでは、そのレジスタが書替えられたこと
を示す書替えビット２２１ａ、２２２ａ、・・・、２２
３ａ、２２４ａを０から１にする。例えば、アドレス情
報ｎ−１レジスタ２２４が書替えられた場合、書替えビ
ット２２４ａを１にする。

【００３０】そして、アドレス情報有効数レジスタ２１
の値を、アドレス出力シーケンスカウンタ２３にコピー
し、その値から１を引き（ｎ−１）、その値に対応する
レジスタつまり、アドレス情報ｎ−１レジスタ２２４の
書き替えビットアドレス２２４ａをチェックして１のと
き、情報２２４をアドレス信号線に出力するとともに、
アドレス出力シーケンスカウンタ２３の値を、信号化し
てアドレス出力シーケンス制御線に出力する。

【００３１】出力したら、そのアドレス情報レジスタの
書替えビットを１から０にする。例えば、アドレス情報
ｎ−１レジスタ２２４の値が出力された場合、書替えビ
ット２２４ａを０に戻す。そして、再び、アドレス出力
シーケンスカウンタ２３の値から１を引いて（ｎ−
２）、次のアドレス情報（アドレス情報ｎ−２レジスタ
２２３のアドレス情報）とシーケンス情報（ｎ−２）を
同じように出力する。これをシーケンス情報が０にな
り、アドレス情報０レジスタ２２１のアドレス情報を出
力するまで繰り返す。

【００３２】次に、プロセッサ１１によりアドレス値の
変更指示の場合について説明する。例えば、最も下位の
アドレス情報、つまりアドレス情報０レジスタに格納さ
れているアドレス情報のビット列に変更（アドレス値の
変更）があったとする。これは、更新するアドレス値を
アドレス情報に分割し、対応する各アドレス情報レジス
タに格納する際に、各レジスタに格納されている前回の
アドレス情報と比較して同一ならば、更新せず、書替え
ビットも０のままにしておき、各レジスタに格納されて
いる前回のアドレス情報と今回のアドレス情報が一致し
ないときは、レジスタのアドレス情報を上書きし、その
書替えビットを１にする。

【００３３】そして、アドレス情報有効数レジスタ２１
の有効数を、アドレス出力シーケンスカウンタ２３に再
びコピーして１を引き（ｎ−１）、そのシーケンス情報
に対応するアドレス情報レジスタ、この場合アドレス情
報ｎ−１レジスタ２２４の書替えビットをチェックし、
それが１のとき、そのレジスタのアドレス情報と、その
ときのアドレス出力シーケンスカウンタ２３のシーケン
ス情報を、アドレス信号線及びシーケンス制御線を通じ
て出力する。なお、書き替えビットが０のときは、アド
レス出力シーケンスカウンタ２３の値からさらに１を引
き、それに対応するアドレス情報レジスタの書き替えビ
ットをチェックし、書き替えビットが１になっているア
ドレス情報レジスタのアドレス情報のみを出力するよう
にする。このようにすれば、アドレス値の１部分が変わ
ったときに、そのすべてのアドレス情報を送るのではな
く変更のあった部分のみを送ることができるため、アド
レス指定にかかる時間を少なくすることができる。

【００３４】なお、上記実施例では、変更されたアドレ
ス値を、いくつかに分割されたアドレス情報毎に比較す
るものであったが、ある特定のアドレス情報レジスタの
アドレス情報のみを変更する場合、そのアドレス情報レ
ジスタに対応するシーケンス情報を、直接アドレス出力
シーケンスカウンタ２３に書き込んで、アドレス指定を
行うようにしてもよい。例えば、アクセス開始時に有効
数はｎとしたものの、アクセスする領域は、アドレス情
報０レジスタのアドレス情報にて示される基本アドレス
空間のみであり、アドレスの変更も基本アドレス空間内
での変更である場合、アドレス情報０レジスタ以外の他
のレジスタは、まったく変更がないため、アドレス出力
カウンタの値を１とすることにより、書替えビットをチ
ェックするのに要する時間をなくすことができ、速やか
なアドレス変更を行うことができる。 また、上記実施
例では、各アドレス情報レジスタに直接アドレス値が設
定されるものとして述べたが、例えば、論理的に連続し
た複数の汎用レジスタによる間接アドレス指定でアクセ
スするように、データの授受を要求する命令を拡張する
ようにしてもよい。このとき、命令中にレジスタの有効
数の情報が必要となる。そして、アドレス情報レジスタ
群２２には、これら汎用レジスタの値が設定されること
になる。

【００３５】図３は、図１におけるメモリシステム１２
についてより詳細に示すものである。 図中において、
図１のアドレス情報手段１２１として、アドレス情報ラ
ッチレジスタ群３２を有しており、このアドレス情報レ
ジスタ群３２は、アドレス情報０ラッチレジスタ３２
１、アドレス情報１ラッチレジスタ３２２、・・・、ア
ドレス情報ｎ−２ラッチレジスタ３２３、アドレス情報
ｎ−１ラッチレジスタ３２４からなり、それぞれのアド
レス情報ラッチレジスタは、図２のアドレス情報０レジ
スタ２２１、アドレス情報１レジスタ２２２、・・・、
アドレス情報ｎ−１レジスタ２２３、アドレス情報ｎ−
１レジスタ２２４に対応して設けられている。また、プ
ロセッサ側からアドレス出力シーケンス制御線を介して
送られるシーケンス信号をデコードするデコーダ３１
と、基本及び拡張アドレス空間に対応するメモリ３３と
を有している。

【００３６】このような構成において、プロセッサ側か
ら送られるアドレス出力シーケンス制御線の信号値を、
デコーダ３１でデコードしてシーケンス情報を取り出
し、そのシーケンス情報に対応するアドレス情報ラッチ
レジスタに、アドレス信号線を介して送られるアドレス
情報を取り込む。そしてアドレス出力シーケンス制御線
の値（シーケンス情報）が０になりそのときのアドレス
情報が送られるまで、この動作を繰り返す。こうしてプ
ロセッサ側からすべてのアドレス情報が送られると、ア
ドレス値が確定したと判定し、各アドレス情報ラッチレ
ジスタに分割して格納されているアドレス値に従い、対
応するメモリ３３のアドレス空間からのデータの授受を
行う。

【００３７】以上のように本発明によれば、メモリ３３
の実装量を大幅に増やして、アドレス空間の拡張を行う
場合であっても、プロセッサと、プロセッサ−メモリシ
ステム間の信号線の数は、アドレス出力シーケンス制御
線を追加するだけですむため、容易に実現することが可
能である。

【００３８】上記の実施例はデータアドレス空間しか取
り扱っていないが、データと命令のアドレス空間を分離
したシステムにおいても、本発明を利用することによ
り、命令アドレス空間において拡張されたプログラムカ
ウンタをもとに、同様のアドレス空間の拡張が可能であ
る。

【００３９】なお、上述の実施例で、図２のアドレス出
力シーケンスカウンタ２３（図１のアドレス出力シーケ
ンス計数手段１１３）が、アクセスの開始に先立ち、ア
ドレス情報の有効数を設定し、シーケンス情報から１を
引く毎に、アドレス情報を一つずつ送り続け、図３のメ
モリシステム３２（図１のメモリシステム１２）に入力
されるシーケンス情報が“０”になったら、すべてのア
ドレス情報が送られたとするのは、あくまでもカウンタ
処理の一例であり、このときのシーケンス情報は、すべ
てのアドレス情報を正しい順番で正確に送るために設け
たものである。そのため、すべてのアドレス情報を正確
に送り出し、格納するという処理を達成することができ
れば、必ずしも上記実施例通りのカウンタ処理手段を設
ける必要はない。つまり、０からアドレス情報を送る度
に、一つずつカウントアップして行き、有効数までその
処理を繰り返すものであってもよく、また、シーケンス
情報をカウントダウン（−１）あるいは、カウントアッ
プ（＋１）するのは、アドレス情報を送った後、または
アドレス情報を送る前でもかまわない。

【００４０】以上のように、本発明では、図１における
プロセッサ１１及びメモリシステム１２の双方のアドレ
ス情報保持手段１１１、１２１に、複数のアドレス情報
からなる同一のアドレス値がセットされればよい。その
ため上記実施例では、有限、固定のアドレス信号線で接
続されたプロセッサ及びメモリシステムにおいて、一つ
のアドレス値を、一回の送信で送ることが可能な最大情
報量に基づいて、複数の分割データに分け、それらをア
ドレス情報として順番に送るとともに、その順序を正確
に管理把握するために、アドレス出力シーケンス制御手
段１１３及びアドレス出力シーケンス制御線１５を設け
るものである。

【００４１】しかしながら、アドレス値をいくつかのビ
ット列毎に分割したアドレス情報に、そのアドレス値に
おけるアドレス情報の順番を示すシーケンス情報を付加
して、アドレス信号線を通じて送るようにしてもよい。
そしてメモリシステム側では、この送られたデータの中
から付加されたシーケンス情報を読み取り、解析するこ
とで、そのアドレス情報が、アドレス値の何番目の情報
であるのかを知ることができるようにしてもよい。な
お、この場合のアドレス情報は、シーケンス情報を付加
して送信するため、有限、固定のアドレス信号線におい
て、一回の送信で送ることが可能なビット列のビット数
から、シーケンス情報に必要なビット数を除いた範囲で
あればよい。また、そのシーケンス情報は、送られるビ
ット列の中の特定の位置に書き込まれるようにし、メモ
リシステムでは、その定められた位置のビットあるいは
ビット列を読み込んでその順番を解析するようにしても
よい。

【００４２】以上のようにすれば、一回送れるアドレス
情報の情報量は小さくなるものの、新たにシーケンス信
号線設ける必要がなくなり、いっそう信号線の数を削減
することが可能となる。

【００４３】なお、上記実施例ではメモリを含むメモリ
システムと、プロセッサとが相互に接続される構成とし
たが、必ずしもこれと同様の構成である必要はなく、メ
モリシステムとメモリとは別個の構成で、それぞれがプ
ロセッサと接続されるものであってもよい。

【００４４】また、本発明におけるアドレス指定は、必
ずしも上記実施例のメモリ、主記憶装置に対するもので
ある必要もなく、本発明が利用される情報処理装置内の
各種ＲＯＭやＲＡＭ、あるいはそれと接続するＨＤやＣ
Ｄ−ＲＯＭといった各種入出力デバイス、あるいは通信
回線などで接続された他情報処理装置の記憶装置など、
もしくはそれらの組み合わせにおけるアドレス指定にお
いても有効である。

【００４５】次に、本発明をマルチプロセッサシステム
に応用した実施例について説明する。 図４は、マルチ
プロセッサシステムの概略構成図を示すものである。

【００４６】図中において、プロセッシングユニット４
１、４２および４３は、それぞれが、ローカルなプロセ
ッサとメモリシステムとから成るユニットである。

【００４７】プロセッサの出力するアドレスが自己のメ
モリシステムのアドレス可能空間を超える場合、それぞ
れのメモリシステムは共用メモリシステム４４へのアク
セス権を確立し、プロセッサからのアドレス情報をその
まま共用メモリシステム４４へ流して共用メモリシステ
ム４４のメモリをアクセスするようにする。

【００４８】このとき、ローカルなメモリシステムと共
用メモリシステム４４との間のインタフェースは、基本
的にはプロセッサとメモリシステムの間のインタフェー
スの延長であり、アドレス出力シーケンス制御線によっ
てアドレス情報を多重化する本発明により、アドレス空
間の拡張を行うことが可能である。

【００４９】図５は、図４におけるマルチプロセッサシ
ステムのローカルなメモリシステムを中心として、その
動作をより詳細に示したものである。図中において、メ
モリシステム５２内でプロセッサ５１から到着するアド
レス情報を、アドレス判定機構５２３で順次解析し、自
己のメモリ５２２のアドレス可能空間を超えるか否かを
確認する。具体的には、上位アドレス情報が到着したと
きは、常に共用メモリシステム５３へアドレス情報を流
すものである。この場合、プロセッサはアドレス情報有
効数レジスタに設定する値を１とすることで自己のメモ
リ５２２へのアクセス要求とし、同レジスタに設定する
値を２以上とし、上位アドレス情報が変化しない場合も
必ず上位アドレス情報を出力することで、共用メモリシ
ステム５３へのアクセス要求とする。

【００５０】自己のメモリ５２２のアクセスの場合は、
アドレス信号５２４と共にイネーブル信号５２５を与え
て自己のメモリ５２２を選択する。共用メモリシステム
５３は複数のプロセッシングユニットのメモリシステム
と接続されているためアクセス調停機構５３１を設け
る。このときメモリシステム５２のアドレス判定機構５
２３はアクセス権要求信号５５６とアクセス許可信号５
５７によりアクセス権の取得を確認する。

【００５１】また、アドレス情報の受渡しを確認しなが
ら制御するため、アドレス情報が有効であることを示す
アドレス有効信号５４４、５５４と次のアドレス情報の
出力を要求するための次アドレス要求信号５４５、５５
５を設ける。

【００５２】共用メモリシステム５３をアクセスする場
合はこれらの信号を制御してアドレス信号５４２、アド
レス出力シーケンス制御信号５４３をそのままアドレス
信号５５２、アドレス出力シーケンス制御信号５５３へ
流す。データ信号５４１は、メモリシステム５２のアド
レス判定機構５２３の制御に従いデータ選択制御信号５
２７によってデータ選択機構５２１を制御し、自己のメ
モリ５２２のデータ信号５２６か共有メモリシステム５
３のデータ信号５５１のどちらかと結合される。 本応
用例ではプロセッサからのアドレス情報をさらに上位の
共用メモリシステムへ流すことで、複数のプロセッシン
グユニットのグループからの多段的な共用メモリシステ
ムを構成することが可能である。

【００５３】多段のアクセス経路ではアクセス権の確立
やアドレス情報授受の確認のためにアクセス速度は低下
するが、プロセッサは通常のメモリアクセス機能の範囲
で他プロセッサとのデータ交換が容易に可能であり、ま
た、ユニット間のインタフェースを同一にできるため拡
張性も高い。

【００５４】

【発明の効果】本発明によれば、アドレス値を分割して
送ることにより、広大なアドレス空間を得ることがで
き、コンピュータシステムのアドレス空間拡張要求に柔
軟に対応することが出来る。

【図面の簡単な説明】

【図１】本発明の一実施例である概略構成を示す図

【図２】本発明の一実施例であるプロセッサ側の構成を
示す図

【図３】本発明の一実施例であるメモリシステム側の構
成を示す図

【図４】本発明をマルチプロセッサシステムに応用した
一実施例の概略構成を示す図

【図５】本発明をマルチプロセッサシステムに応用した
一実施例の詳細な構成を示す図

【符号の説明】

１１ プロセッサ １１１ アドレス情報保持手段 １１２ アドレス情報有効数保持手段 １１３ アドレス出力シーケンス計数手段 １２ メモリシステム １２１ アドレス情報保持手段 １２２ メモリ １３ データ信号線 １４ アドレス信号線 １５ アドレス出力シーケンス制御線

Claims (5)

【特許請求の範囲】
1. 【請求項１】個別のアドレス値を持った複数の記憶エリ
   アから構成される主記憶装置と、該主記憶装置の管理制
   御を行う主記憶制御装置と、前記主記憶装置の中から特
   定の記憶エリアを前記アドレス値によって指定する中央
   処理装置とを有する情報処理装置におけるアドレス指定
   方法であって、 前記中央処理装置は、 前記主記憶装置に指定する前記アドレス値を複数のアド
   レス情報に分割して前記主記憶制御装置に送信し、 前記主記憶制御装置は、 複数に分割されて送られた当該アドレス情報に基づき前
   記アドレス値を生成し、 該アドレス値によって前記主
   記憶装置の特定エリアを指定することを特徴とするアド
   レス指定方法。
2. 【請求項２】個別のアドレス値を持った複数の記憶エリ
   アから構成される主記憶装置と、該主記憶装置の管理制
   御を行う主記憶制御装置と、前記主記憶装置の中から特
   定の記憶エリアを前記アドレス値によって指定する中央
   処理装置とを有する情報処理装置におけるアドレス指定
   方法であって、 前記中央処理装置は、 前記主記憶装置の特定エリアを指定する前記アドレス値
   を、複数のアドレス情報に分割し、各アドレス情報を保
   持する第１アドレス情報記憶手段を有し、 前記主記憶制御装置は、 前記第１アドレス情報記憶手段に対応する第２アドレス
   情報記憶手段を有し、 前記中央処理装置は、 前記第１アドレス情報記憶手段に格納された複数の前記
   アドレス情報を前記主記憶制御装置に送り、 該主記憶制御装置では、 前記中央処理装置から送られた複数の前記アドレス情報
   を前記第２アドレス情報記憶手段にに記憶し、 すべてのアドレス情報が送られると、当該アドレス情報
   に基づいて前記アドレス値を生成し、 該アドレス値によって前記主記憶装置の特定エリアを指
   定することを特徴とするアドレス指定方法。
3. 【請求項３】前記第１及び第２アドレス情報記憶手段
   は、 各アドレス情報をそれぞれ記憶保持する複数のアドレス
   情報レジスタからなり、 前記中央処理装置は、 前記主記憶装置の特定エリアを指定する前記アドレス値
   を、あらかじめ定められたビット列毎に複数のアドレス
   情報に分割し、 当該複数のアドレス情報を、それぞれ対応する前記第１
   アドレス情報記憶手段のアドレス情報レジスタに格納
   し、 該アドレス情報レジスタに格納された各アドレス情報を
   あらかじめ定められた順番で前記主記憶制御装置に送信
   し、 前記主記憶制御手段は、 前記中央処理装置から送られる各アドレス情報を、それ
   ぞれ対応する前記第２アドレス情報記憶手段のアドレス
   情報レジスタに格納することを特徴とする特許請求の範
   囲第２項記載のアドレス指定方法。
4. 【請求項４】前記中央処理装置は、 前記主記憶制御装置に送る前記アドレス情報とともに、
   当該アドレス情報がその基となる前記アドレス値の何番
   目のアドレス情報前記かを示すシーケンス情報を送信
   し、 前記主記憶制御装置は、 前記シーケンス情報に基づいて前記アドレス情報を、前
   記第２アドレス情報記憶手段のアドレス情報レジスタに
   記憶することを特徴とする特許請求の範囲第３項記載の
   アドレス指定方法。
5. 【請求項５】前記アドレス情報は、 前記中央処理装置と、前記主記憶制御装置とを接続する
   アドレス信号線において、一度に送信可能なデータ量以
   下であることを特徴とする特許請求の範囲第１乃至４項
   記載のアドレス指示方法。