JPH0573407A - 半導体メモリ - Google Patents
半導体メモリInfo
- Publication number
- JPH0573407A JPH0573407A JP3231471A JP23147191A JPH0573407A JP H0573407 A JPH0573407 A JP H0573407A JP 3231471 A JP3231471 A JP 3231471A JP 23147191 A JP23147191 A JP 23147191A JP H0573407 A JPH0573407 A JP H0573407A
- Authority
- JP
- Japan
- Prior art keywords
- memory
- address
- data
- cache memory
- chip
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
- Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management
Landscapes
- Memory System (AREA)
- Memory System Of A Hierarchy Structure (AREA)
Abstract
(57)【要約】
【目的】キャッシュメモリを含むメモリシステムの小形
化、低消費電力化に好適なキャッシュメモリの構成方法
を提供する。 【構成】半導体メモリを同一のメモリマクロ内にデータ
とアドレスを混在して記憶するように構成し、キャッシ
ュメモリとテーブルメモリを１チップで構成する。ま
た、キャッシュメモリＣＭＡとテーブルメモリＴＭＡの
ＩＡ用入力バッファＩＢ１を共通化し、さらに、ＩＡ用
のデコーダＤＥＣ１を共通化することができる。
化、低消費電力化に好適なキャッシュメモリの構成方法
を提供する。 【構成】半導体メモリを同一のメモリマクロ内にデータ
とアドレスを混在して記憶するように構成し、キャッシ
ュメモリとテーブルメモリを１チップで構成する。ま
た、キャッシュメモリＣＭＡとテーブルメモリＴＭＡの
ＩＡ用入力バッファＩＢ１を共通化し、さらに、ＩＡ用
のデコーダＤＥＣ１を共通化することができる。
Description
【０００１】
【産業上の利用分野】本発明は半導体メモリに係り、特
に、メモリシステムの小形化、低消費電力化に好適なキ
ャッシュメモリに関する。
に、メモリシステムの小形化、低消費電力化に好適なキ
ャッシュメモリに関する。
【０００２】
【従来の技術】メモリは、読み出し速度が速く、記憶容
量が大きいものが望ましい。しかし、経済的、技術的な
理由により、一般には高速なものは小容量であり、大容
量のものは低速である。このため、現在の中・大形計算
機のメモリシステムでは、高速小容量のメモリ（キャッ
シュメモリ）を頂点とし、低速大容量のメモリ（メイン
メモリ）を底辺とする階層記憶方式が採用されている。
この階層記憶方式は、あるプログラムの必要とする情報
が、特定の情報に片寄っている、すなわち、あるプログ
ラムを実行させた時、中央処理装置（以下ＣＰＵ）が呼
び出すデータが、ある限られたメモリ領域内に存在する
確率が高いことを利用している。すなわち、メインメモ
リ内で使用頻度の高い領域のデータを、キャッシュメモ
リに移しておけば、見かけ上、読み出し速度はキャッシ
ュメモリに近くなり、記憶容量はメインメモリと同じに
なる。
量が大きいものが望ましい。しかし、経済的、技術的な
理由により、一般には高速なものは小容量であり、大容
量のものは低速である。このため、現在の中・大形計算
機のメモリシステムでは、高速小容量のメモリ（キャッ
シュメモリ）を頂点とし、低速大容量のメモリ（メイン
メモリ）を底辺とする階層記憶方式が採用されている。
この階層記憶方式は、あるプログラムの必要とする情報
が、特定の情報に片寄っている、すなわち、あるプログ
ラムを実行させた時、中央処理装置（以下ＣＰＵ）が呼
び出すデータが、ある限られたメモリ領域内に存在する
確率が高いことを利用している。すなわち、メインメモ
リ内で使用頻度の高い領域のデータを、キャッシュメモ
リに移しておけば、見かけ上、読み出し速度はキャッシ
ュメモリに近くなり、記憶容量はメインメモリと同じに
なる。
【０００３】以下では、この階層記憶方式の原理を、簡
単な例で説明する。
単な例で説明する。
【０００４】図２は二階層のメモリシステムを示す図で
ある。以下では、図２に示すようなメインメモリの記憶
容量が３２Ｋバイト（２15バイト、以下これを２∧１５
バイトとも書き表す。）、キャッシュメモリの記憶容量
が５１２バイト(２9バイト）である二階層のメモリシス
テムを考える。メインメモリの記憶容量が３２Ｋバイト
なので、あるプログラムがある１バイトのデータを必要
とする時、ＣＰＵは１５ビットのアドレスでそのデータ
にアクセスすることになる。以下、この１５ビットのア
ドレスをＣＰＵアドレスと呼ぶ。ここで、１５ビットの
ＣＰＵアドレスを二つに分割する。すなわち、下位９ビ
ットをインデックスアドレス、残りの上位６ビットをタ
グアドレスとする。明らかに、メインメモリにアクセス
するには、インデックスアドレスとタグアドレスの両方
が必要である。一方、インデックスアドレスのビット数
（９ビット）は、キャッシュメモリ（２9 バイト）にア
クセスするのに必要なアドレスのビット数に一致してい
る。一般に、メインメモリの記憶容量が２∧ｎバイト、
キャッシュメモリの記憶容量が２∧ｋバイトである場合
は、ｎビットのＣＰＵアドレスを、ｋビットのインデッ
クスアドレスと、ｎ−ｋビットのタグアドレスに分割す
る。そして、メインメモリにアクセスするにはｎビット
のアドレスを、キャッシュメモリにアクセスするにはｋ
ビットのインデックスアドレスを使用する。
ある。以下では、図２に示すようなメインメモリの記憶
容量が３２Ｋバイト（２15バイト、以下これを２∧１５
バイトとも書き表す。）、キャッシュメモリの記憶容量
が５１２バイト(２9バイト）である二階層のメモリシス
テムを考える。メインメモリの記憶容量が３２Ｋバイト
なので、あるプログラムがある１バイトのデータを必要
とする時、ＣＰＵは１５ビットのアドレスでそのデータ
にアクセスすることになる。以下、この１５ビットのア
ドレスをＣＰＵアドレスと呼ぶ。ここで、１５ビットの
ＣＰＵアドレスを二つに分割する。すなわち、下位９ビ
ットをインデックスアドレス、残りの上位６ビットをタ
グアドレスとする。明らかに、メインメモリにアクセス
するには、インデックスアドレスとタグアドレスの両方
が必要である。一方、インデックスアドレスのビット数
（９ビット）は、キャッシュメモリ（２9 バイト）にア
クセスするのに必要なアドレスのビット数に一致してい
る。一般に、メインメモリの記憶容量が２∧ｎバイト、
キャッシュメモリの記憶容量が２∧ｋバイトである場合
は、ｎビットのＣＰＵアドレスを、ｋビットのインデッ
クスアドレスと、ｎ−ｋビットのタグアドレスに分割す
る。そして、メインメモリにアクセスするにはｎビット
のアドレスを、キャッシュメモリにアクセスするにはｋ
ビットのインデックスアドレスを使用する。
【０００５】図３に、メインメモリ（ａ），キャッシュ
メモリ（ｂ）の構成及びメインメモリとキャッシュメモ
リのアドレス対応を記憶するテーブルメモリ（ｃ）の構
成を示す。新しいデータをメインメモリからキャッシュ
メモリに移す場合、ＣＰＵアドレスでメインメモリをア
クセスし、データを読み出し、インデックスアドレスで
キャッシュメモリをアクセスしデータを書き込むと同時
に、インデックスアドレスでテーブルメモリをアクセス
し、タグアドレスを書き込む。ＣＰＵがデータを呼び出
す場合は、インデックスアドレスでキャッシュメモリを
アクセスしデータを読み出すと同時に、インデックスア
ドレスでテーブルメモリをアクセスしタグアドレスを読
み出す。このタグアドレスとＣＰＵアドレスのタグ領域
を比較し、もし二つのタグアドレスが一致すればヒット
したことになり、キャッシュメモリから読み出したデー
タが所望のデータとなる。もし二つのタグアドレスが一
致しなければミスしたことになり、メインメモリからデ
ータを呼び出すことになる。次にこのデータをキャッシ
ュに書き込み，テーブルメモリに新しいタグアドレスを
書き込み，キャッシュを更新する。本方式で、もし、同
じインデックスアドレスで異なるタグアドレスのデータ
を交互にアクセスすると、ヒット率が低下する。しか
し、このように離れたメモリ領域を（本例では、アドレ
スのハミング距離が５１２となる。）交互にアクセスす
る確率は極めて小さい。
メモリ（ｂ）の構成及びメインメモリとキャッシュメモ
リのアドレス対応を記憶するテーブルメモリ（ｃ）の構
成を示す。新しいデータをメインメモリからキャッシュ
メモリに移す場合、ＣＰＵアドレスでメインメモリをア
クセスし、データを読み出し、インデックスアドレスで
キャッシュメモリをアクセスしデータを書き込むと同時
に、インデックスアドレスでテーブルメモリをアクセス
し、タグアドレスを書き込む。ＣＰＵがデータを呼び出
す場合は、インデックスアドレスでキャッシュメモリを
アクセスしデータを読み出すと同時に、インデックスア
ドレスでテーブルメモリをアクセスしタグアドレスを読
み出す。このタグアドレスとＣＰＵアドレスのタグ領域
を比較し、もし二つのタグアドレスが一致すればヒット
したことになり、キャッシュメモリから読み出したデー
タが所望のデータとなる。もし二つのタグアドレスが一
致しなければミスしたことになり、メインメモリからデ
ータを呼び出すことになる。次にこのデータをキャッシ
ュに書き込み，テーブルメモリに新しいタグアドレスを
書き込み，キャッシュを更新する。本方式で、もし、同
じインデックスアドレスで異なるタグアドレスのデータ
を交互にアクセスすると、ヒット率が低下する。しか
し、このように離れたメモリ領域を（本例では、アドレ
スのハミング距離が５１２となる。）交互にアクセスす
る確率は極めて小さい。
【０００６】図３において、キャッシュメモリの１２３
番地には、メインメモリの00123 番地（インデックスア
ドレス＝１２３，タグアドレス＝００）のデータＢが記
憶されており、これに対応し、テーブルメモリの１２３
番地にタグアドレス００が記憶されている。ここで、Ｃ
ＰＵがＣＰＵアドレス００１２３番地のデータを要求す
ると、インデックスアドレス１２３でキャッシュメモリ
をアクセスしデータＢを読み出すと同時に、インデック
スアドレス１２３でテーブルメモリをアクセスしタグア
ドレス００を読み出す。このタグアドレス００とＣＰＵ
アドレスのタグ領域００とは一致するので（ヒット）、
キャッシュメモリから読み出したデータＢが所望のデー
タとなる。次にＣＰＵがＣＰＵアドレス０１１２３番地
のデータを要求すると、インデックスアドレス１２３で
キャッシュメモリをアクセスしデータＢを読み出すと同
時に、インデックスアドレス１２３でテーブルメモリを
アクセスしタグアドレス００を読み出す。このタグアド
レス００とＣＰＵアドレスのタグ領域０１とは一致しな
いので（ミス）、メインメモリからデータＥを呼び出す
ことになる。次にこのデータＥをキャッシュの１２３番
地に書き込み、テーブルメモリに新しいタグアドレス０
１を書き込み、キャッシュを更新する。
番地には、メインメモリの00123 番地（インデックスア
ドレス＝１２３，タグアドレス＝００）のデータＢが記
憶されており、これに対応し、テーブルメモリの１２３
番地にタグアドレス００が記憶されている。ここで、Ｃ
ＰＵがＣＰＵアドレス００１２３番地のデータを要求す
ると、インデックスアドレス１２３でキャッシュメモリ
をアクセスしデータＢを読み出すと同時に、インデック
スアドレス１２３でテーブルメモリをアクセスしタグア
ドレス００を読み出す。このタグアドレス００とＣＰＵ
アドレスのタグ領域００とは一致するので（ヒット）、
キャッシュメモリから読み出したデータＢが所望のデー
タとなる。次にＣＰＵがＣＰＵアドレス０１１２３番地
のデータを要求すると、インデックスアドレス１２３で
キャッシュメモリをアクセスしデータＢを読み出すと同
時に、インデックスアドレス１２３でテーブルメモリを
アクセスしタグアドレス００を読み出す。このタグアド
レス００とＣＰＵアドレスのタグ領域０１とは一致しな
いので（ミス）、メインメモリからデータＥを呼び出す
ことになる。次にこのデータＥをキャッシュの１２３番
地に書き込み、テーブルメモリに新しいタグアドレス０
１を書き込み、キャッシュを更新する。
【０００７】図４に、キャッシュメモリとテーブルメモ
リを半導体メモリで構成した従来例を示す。本図でＣＭ
がキャッシュメモリチップで、ＴＭがテーブルメモリチ
ップである。また、ＩＡ，ＴＡはそれぞれインデックス
アドレス、タグアドレスであり、ＩＢ１，ＩＢ２，ＩＢ
３は入力バッファ、ＤＥＣ１，ＤＥＣ２はデコーダ、Ｍ
Ａ１，ＭＡ２はメモリセルアレー、Ｓ１，Ｓ２はセンス
回路、ＣＭＰは比較回路、ＯＢ１，ＯＢ２は出力バッフ
ァである。また、ＤＡＴＡはデータ出力、HITはヒット
したかミスしたかを示す信号である。今、ＣＰＵがデー
タを呼び出すために、キャッシュメモリチップＣＭにイ
ンデックスアドレスＩＡを入力すると、ＩＡは入力バッ
ファＩＢ１を経て、デコーダＤＥＣ１でデコードされ、
メモリセルアレーＭＡ１内のセルを選択する。選択され
たセルの記憶データはセンス回路Ｓ１で検出され、出力
バッファＯＢ１を経てチップの外へＤＡＴＡとして出力
される。これと並行して、ＣＰＵはテーブルメモリチッ
プＴＭにインデックスアドレスＩＡとタグアドレスＴＡ
を入力する。ＴＭに入力されたＩＡは入力バッファＩＢ
２を経て、デコーダＤＥＣ２でデコードされ、メモリセ
ルアレーＭＡ２内のセルを選択する。選択されたセルに
記憶されているタグアドレスはセンス回路Ｓ２で検出さ
れる。ここで比較回路ＣＭＰは、センス回路Ｓ２で検出
されたタグアドレスとＣＰＵから入力されたタグアドレ
スＴＡを比較し、その比較結果を出力バッファＯＢ２を
経てチップの外へＨＩＴ信号として出力する。このよう
に、本例では上述したキャッシュメモリとテーブルメモ
リの機能をキャッシュメモリチップＣＭとテーブルメモ
リチップＴＭ、合計二チップで実現している。しかし、
本従来例ではメモリシステムの小形化、低消費電力化の
点については考慮されていなかった。
リを半導体メモリで構成した従来例を示す。本図でＣＭ
がキャッシュメモリチップで、ＴＭがテーブルメモリチ
ップである。また、ＩＡ，ＴＡはそれぞれインデックス
アドレス、タグアドレスであり、ＩＢ１，ＩＢ２，ＩＢ
３は入力バッファ、ＤＥＣ１，ＤＥＣ２はデコーダ、Ｍ
Ａ１，ＭＡ２はメモリセルアレー、Ｓ１，Ｓ２はセンス
回路、ＣＭＰは比較回路、ＯＢ１，ＯＢ２は出力バッフ
ァである。また、ＤＡＴＡはデータ出力、HITはヒット
したかミスしたかを示す信号である。今、ＣＰＵがデー
タを呼び出すために、キャッシュメモリチップＣＭにイ
ンデックスアドレスＩＡを入力すると、ＩＡは入力バッ
ファＩＢ１を経て、デコーダＤＥＣ１でデコードされ、
メモリセルアレーＭＡ１内のセルを選択する。選択され
たセルの記憶データはセンス回路Ｓ１で検出され、出力
バッファＯＢ１を経てチップの外へＤＡＴＡとして出力
される。これと並行して、ＣＰＵはテーブルメモリチッ
プＴＭにインデックスアドレスＩＡとタグアドレスＴＡ
を入力する。ＴＭに入力されたＩＡは入力バッファＩＢ
２を経て、デコーダＤＥＣ２でデコードされ、メモリセ
ルアレーＭＡ２内のセルを選択する。選択されたセルに
記憶されているタグアドレスはセンス回路Ｓ２で検出さ
れる。ここで比較回路ＣＭＰは、センス回路Ｓ２で検出
されたタグアドレスとＣＰＵから入力されたタグアドレ
スＴＡを比較し、その比較結果を出力バッファＯＢ２を
経てチップの外へＨＩＴ信号として出力する。このよう
に、本例では上述したキャッシュメモリとテーブルメモ
リの機能をキャッシュメモリチップＣＭとテーブルメモ
リチップＴＭ、合計二チップで実現している。しかし、
本従来例ではメモリシステムの小形化、低消費電力化の
点については考慮されていなかった。
【０００８】
【発明が解決しようとする課題】近年、メモリの大容量
化に伴い、メモリシステムの大形化及び消費電力の増大
が極めて大きな問題になっている。そこで、本発明者ら
は、図４に示した従来例について、メモリシステムの小
形化及び低消費電力化を妨げている原因を検討した。そ
の結果、キャッシュメモリとテーブルメモリを各々一チ
ップ、合計二チップで構成しているため、メモリシステ
ムの小形化が困難であること、また、ＩＡ用の入力バッ
ファ(ＩＢ１，ＩＢ２)またはＩＡ用のデコーダ（ＤＥＣ
１，ＤＥＣ２）をＣＭチップ及びＴＭチップで重複して
設けているため、システムの低消費電力化が困難である
ことを見出した。
化に伴い、メモリシステムの大形化及び消費電力の増大
が極めて大きな問題になっている。そこで、本発明者ら
は、図４に示した従来例について、メモリシステムの小
形化及び低消費電力化を妨げている原因を検討した。そ
の結果、キャッシュメモリとテーブルメモリを各々一チ
ップ、合計二チップで構成しているため、メモリシステ
ムの小形化が困難であること、また、ＩＡ用の入力バッ
ファ(ＩＢ１，ＩＢ２)またはＩＡ用のデコーダ（ＤＥＣ
１，ＤＥＣ２）をＣＭチップ及びＴＭチップで重複して
設けているため、システムの低消費電力化が困難である
ことを見出した。
【０００９】本発明の目的は、キャッシュメモリを含む
メモリシステムの小形化，低消費電力化に好適なキャッ
シュメモリの構成方法を提供することにある。
メモリシステムの小形化，低消費電力化に好適なキャッ
シュメモリの構成方法を提供することにある。
【００１０】
【課題を解決するための手段】上記目的は、半導体メモ
リを同一チップまたは同一のメモリマクロ内に、データ
とアドレスを混在して記憶するように構成することによ
り達成される。
リを同一チップまたは同一のメモリマクロ内に、データ
とアドレスを混在して記憶するように構成することによ
り達成される。
【００１１】
【作用】半導体メモリを、同一チップ内にデータとアド
レスを混在して記憶するように構成すると、キャッシュ
メモリとテーブルメモリを一チップで構成でき、メモリ
システムの小形化が可能となる。また、キャッシュメモ
リとテーブルメモリのＩＡ用入力バッファ（ＩＢ１，Ｉ
Ｂ２）を共通化できるのでシステムの低消費電力化が可
能となる。また、半導体メモリを同一のメモリマクロ内
にデータとアドレスを混在して記憶するように構成する
と、入力バッファ（ＩＢ）に加えＩＡ用のデコーダ（Ｄ
ＥＣ１，ＤＥＣ２）を共通化できるので、さらにシステ
ムの低消費電力化が可能となる。
レスを混在して記憶するように構成すると、キャッシュ
メモリとテーブルメモリを一チップで構成でき、メモリ
システムの小形化が可能となる。また、キャッシュメモ
リとテーブルメモリのＩＡ用入力バッファ（ＩＢ１，Ｉ
Ｂ２）を共通化できるのでシステムの低消費電力化が可
能となる。また、半導体メモリを同一のメモリマクロ内
にデータとアドレスを混在して記憶するように構成する
と、入力バッファ（ＩＢ）に加えＩＡ用のデコーダ（Ｄ
ＥＣ１，ＤＥＣ２）を共通化できるので、さらにシステ
ムの低消費電力化が可能となる。
【００１２】
【実施例】図５は、本発明の第一の実施例を示すブロッ
ク図である。本図では、本発明に従い半導体メモリを同
一チップ内に、データとアドレスを混在して記憶するよ
うに構成している。本図でＣＭＡがキャッシュメモリセ
ルアレーで、ＴＭＡがテーブルメモリセルアレーであ
る。また、ＩＡ，ＴＡはそれぞれインデックスアドレ
ス、タグアドレスであり、ＩＢ１，ＩＢ３は入力バッフ
ァ、ＤＥＣ１，ＤＥＣ２はデコーダ、Ｓ１，Ｓ２はセン
ス回路、ＣＭＰは比較回路、ＯＢ１，ＯＢ２は出力バッ
ファである。また、ＤＡＴＡはデータ出力、ＨＩＴはヒ
ットしたかミスしたかを示す信号である。今、ＣＰＵが
データを呼び出すために、本メモリにインデックスアド
レスＩＡを入力すると、ＩＡは入力バッファＩＢ１を経
て、デコーダＤＥＣ１でデコードされ、キャッシュメモ
リセルアレーＣＭＡ内のセルを選択する。選択されたセ
ルの記憶データはセンス回路Ｓ１で検出され、出力バッ
ファＯＢ１を経てチップの外へＤＡＴＡとして出力され
る。これと並行して、ＩＡは入力バッファＩＢ１を経
て、デコーダＤＥＣ２でデコードされ、テーブルメモリ
セルアレーＴＭＡ内のセルを選択する。選択されたセル
に記憶されているタグアドレスはセンス回路Ｓ２で検出
される。ここで比較回路ＣＭＰは、センス回路Ｓ２で検
出されたタグアドレスとＣＰＵから入力されたタグアド
レスＴＡを比較し、その比較結果を出力バッファＯＢ２
を経てチップの外へＨＩＴ信号として出力する。本例で
は上述したキャッシュメモリとテーブルメモリの機能を
一チップで実現している。よって、図４のように二チッ
プで実現した場合と比較しメモリシステムの小形化が可
能となる。また、キャッシュメモリとテーブルメモリの
ＩＡ用入力バッファを共通化している（すなわち、図４
のＩＢ１，ＩＢ２を図５ではＩＢ１ 一個にしている）
のでシステムの低消費電力化が可能となる。
ク図である。本図では、本発明に従い半導体メモリを同
一チップ内に、データとアドレスを混在して記憶するよ
うに構成している。本図でＣＭＡがキャッシュメモリセ
ルアレーで、ＴＭＡがテーブルメモリセルアレーであ
る。また、ＩＡ，ＴＡはそれぞれインデックスアドレ
ス、タグアドレスであり、ＩＢ１，ＩＢ３は入力バッフ
ァ、ＤＥＣ１，ＤＥＣ２はデコーダ、Ｓ１，Ｓ２はセン
ス回路、ＣＭＰは比較回路、ＯＢ１，ＯＢ２は出力バッ
ファである。また、ＤＡＴＡはデータ出力、ＨＩＴはヒ
ットしたかミスしたかを示す信号である。今、ＣＰＵが
データを呼び出すために、本メモリにインデックスアド
レスＩＡを入力すると、ＩＡは入力バッファＩＢ１を経
て、デコーダＤＥＣ１でデコードされ、キャッシュメモ
リセルアレーＣＭＡ内のセルを選択する。選択されたセ
ルの記憶データはセンス回路Ｓ１で検出され、出力バッ
ファＯＢ１を経てチップの外へＤＡＴＡとして出力され
る。これと並行して、ＩＡは入力バッファＩＢ１を経
て、デコーダＤＥＣ２でデコードされ、テーブルメモリ
セルアレーＴＭＡ内のセルを選択する。選択されたセル
に記憶されているタグアドレスはセンス回路Ｓ２で検出
される。ここで比較回路ＣＭＰは、センス回路Ｓ２で検
出されたタグアドレスとＣＰＵから入力されたタグアド
レスＴＡを比較し、その比較結果を出力バッファＯＢ２
を経てチップの外へＨＩＴ信号として出力する。本例で
は上述したキャッシュメモリとテーブルメモリの機能を
一チップで実現している。よって、図４のように二チッ
プで実現した場合と比較しメモリシステムの小形化が可
能となる。また、キャッシュメモリとテーブルメモリの
ＩＡ用入力バッファを共通化している（すなわち、図４
のＩＢ１，ＩＢ２を図５ではＩＢ１ 一個にしている）
のでシステムの低消費電力化が可能となる。
【００１３】図１は、本発明の第二の実施例を示すブロ
ック図である。本実施例では、半導体メモリを同一メモ
リマクロ内に、データとアドレスを混在して記憶するよ
うに構成している。本図でＣＭＡがキャッシュメモリセ
ルアレーで、ＴＭＡがテーブルメモリセルアレーであ
る。また、ＩＡ，ＴＡはそれぞれインデックスアドレ
ス、タグアドレスであり、ＩＢ１，ＩＢ３は入力バッフ
ァ、ＤＥＣ１はデコーダ、Ｓ１，Ｓ２はセンス回路、Ｃ
ＭＰは比較回路、ＯＢ１，ＯＢ２は出力バッファであ
る。また、ＤＡＴＡはデータ出力、ＨＩＴはヒットした
かミスしたかを示す信号である。今、ＣＰＵがデータを
呼び出すために、本メモリにインデックスアドレスＩＡ
を入力すると、ＩＡは入力バッファＩＢ１を経て、デコ
ーダＤＥＣ１でデコードされ、キャッシュメモリセルア
レーＣＭＡ内のセル及びテーブルメモリセルアレーＴＭ
Ａ内のセルを同時に選択する。選択されたキャッシュメ
モリセルの記憶データはセンス回路Ｓ１で検出され、出
力バッファＯＢ１を経てチップの外へＤＡＴＡとして出
力される。また、選択されたテーブルメモリセルに記憶
されているタグアドレスはセンス回路Ｓ２で検出され
る。ここで比較回路ＣＭＰは、センス回路Ｓ２で検出さ
れたタグアドレスとＣＰＵから入力されたタグアドレス
ＴＡを比較し、その比較結果を出力バッファＯＢ２を経
てチップの外へＨＩＴ信号として出力する。このよう
に、本実施例では図５の実施例と同様に、キャッシュメ
モリとテーブルメモリの機能を一チップで実現してい
る。よって、図４のように二チップで実現した場合と比
較しメモリシステムの小形化が可能となる。また、キャ
ッシュメモリとテーブルメモリのＩＡ用入力バッファ
を、図５と同様共通化している（すなわち、図４のＩＢ
１，ＩＢ２を図１ではＩＢ１一個にしている）のでシス
テムの低消費電力化が可能となる。さらに、本例では、
キャッシュメモリとテーブルメモリのデコーダを共通化
している（すなわち、図４，図５のＤＥＣ１，ＤＥＣ２
を図１ではＤＥＣ１ 一個にしている）ので、さらにシ
ステムの低消費電力化が可能となる。
ック図である。本実施例では、半導体メモリを同一メモ
リマクロ内に、データとアドレスを混在して記憶するよ
うに構成している。本図でＣＭＡがキャッシュメモリセ
ルアレーで、ＴＭＡがテーブルメモリセルアレーであ
る。また、ＩＡ，ＴＡはそれぞれインデックスアドレ
ス、タグアドレスであり、ＩＢ１，ＩＢ３は入力バッフ
ァ、ＤＥＣ１はデコーダ、Ｓ１，Ｓ２はセンス回路、Ｃ
ＭＰは比較回路、ＯＢ１，ＯＢ２は出力バッファであ
る。また、ＤＡＴＡはデータ出力、ＨＩＴはヒットした
かミスしたかを示す信号である。今、ＣＰＵがデータを
呼び出すために、本メモリにインデックスアドレスＩＡ
を入力すると、ＩＡは入力バッファＩＢ１を経て、デコ
ーダＤＥＣ１でデコードされ、キャッシュメモリセルア
レーＣＭＡ内のセル及びテーブルメモリセルアレーＴＭ
Ａ内のセルを同時に選択する。選択されたキャッシュメ
モリセルの記憶データはセンス回路Ｓ１で検出され、出
力バッファＯＢ１を経てチップの外へＤＡＴＡとして出
力される。また、選択されたテーブルメモリセルに記憶
されているタグアドレスはセンス回路Ｓ２で検出され
る。ここで比較回路ＣＭＰは、センス回路Ｓ２で検出さ
れたタグアドレスとＣＰＵから入力されたタグアドレス
ＴＡを比較し、その比較結果を出力バッファＯＢ２を経
てチップの外へＨＩＴ信号として出力する。このよう
に、本実施例では図５の実施例と同様に、キャッシュメ
モリとテーブルメモリの機能を一チップで実現してい
る。よって、図４のように二チップで実現した場合と比
較しメモリシステムの小形化が可能となる。また、キャ
ッシュメモリとテーブルメモリのＩＡ用入力バッファ
を、図５と同様共通化している（すなわち、図４のＩＢ
１，ＩＢ２を図１ではＩＢ１一個にしている）のでシス
テムの低消費電力化が可能となる。さらに、本例では、
キャッシュメモリとテーブルメモリのデコーダを共通化
している（すなわち、図４，図５のＤＥＣ１，ＤＥＣ２
を図１ではＤＥＣ１ 一個にしている）ので、さらにシ
ステムの低消費電力化が可能となる。
【００１４】
【発明の効果】本発明によれば、キャッシュメモリとテ
ーブルメモリを一チップで構成でき、メモリシステムの
小形化が可能となる。また、キャッシュメモリとテーブ
ルメモリのＩＡ用入力バッファ（ＩＢ１，ＩＢ２）を共
通化できるのでシステムの低消費電力化が可能となる。
また、入力バッファ（ＩＢ）に加えＩＡ用のデコーダ
（ＤＥＣ１，ＤＥＣ２）を共通化できるので、さらにシ
ステムの低消費電力化が可能となる。
ーブルメモリを一チップで構成でき、メモリシステムの
小形化が可能となる。また、キャッシュメモリとテーブ
ルメモリのＩＡ用入力バッファ（ＩＢ１，ＩＢ２）を共
通化できるのでシステムの低消費電力化が可能となる。
また、入力バッファ（ＩＢ）に加えＩＡ用のデコーダ
（ＤＥＣ１，ＤＥＣ２）を共通化できるので、さらにシ
ステムの低消費電力化が可能となる。
【図１】本発明の第二の実施例のブロック図。
【図２】二階層のメモリシステムを示すブロック図。
【図３】メインメモリ，キャッシュメモリ及びテーブル
メモリの構成を示す説明図。
メモリの構成を示す説明図。
【図４】キャッシュメモリとテーブルメモリを半導体メ
モリで構成した従来例を示すブロック図。
モリで構成した従来例を示すブロック図。
【図５】本発明の第一の実施例を示すブロック図。
ＣＭＡ…キャッシュメモリセルアレー、ＴＭＡ…テーブ
ルメモリセルアレー、ＩＡ…インデックスアドレス、Ｔ
Ａ…タグアドレス、ＩＢ１，ＩＢ３…入力バッファ、Ｄ
ＥＣ１…デコーダ、Ｓ１，Ｓ２…センス回路、ＣＭＰ…
比較回路、ＯＢ１，ＯＢ２…出力バッファ、ＤＡＴＡ…
データ出力、ＨＩＴ…ヒットしたかミスしたかを示す信
号。
ルメモリセルアレー、ＩＡ…インデックスアドレス、Ｔ
Ａ…タグアドレス、ＩＢ１，ＩＢ３…入力バッファ、Ｄ
ＥＣ１…デコーダ、Ｓ１，Ｓ２…センス回路、ＣＭＰ…
比較回路、ＯＢ１，ＯＢ２…出力バッファ、ＤＡＴＡ…
データ出力、ＨＩＴ…ヒットしたかミスしたかを示す信
号。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 金谷 一男 東京都国分寺市東恋ケ窪１丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 出井 陽治 東京都国分寺市東恋ケ窪１丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 大畠 賢一 千葉県茂原市早野3681番地 日立デバイス エンジニアリング株式会社内 (72)発明者 櫻井 義彰 千葉県茂原市早野3681番地 日立デバイス エンジニアリング株式会社内
Claims (4)
- 【請求項１】同一チップまたは同一のメモリマクロ内
に、データとアドレスを混在して記憶するように構成し
たことを特徴とする半導体メモリ。 - 【請求項２】請求項１において、前記アドレスは、前記
データと同一のデータが格納されている前記チップまた
は前記メモリマクロ以外のメモリのアドレスまたはアド
レスの一部である半導体メモリ。 - 【請求項３】任意のアドレスを入力すると、前記アドレ
スに対応するデータと、前記データと同一のデータが格
納されている他のメモリのアドレスまたはアドレスの一
部とを出力する半導体メモリ。 - 【請求項４】任意のアドレスを入力すると、前記アドレ
スに対応するデータと、前記データが所望のデータであ
るか否かを示す信号とを出力する半導体メモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3231471A JPH0573407A (ja) | 1991-09-11 | 1991-09-11 | 半導体メモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3231471A JPH0573407A (ja) | 1991-09-11 | 1991-09-11 | 半導体メモリ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0573407A true JPH0573407A (ja) | 1993-03-26 |
Family
ID=16924020
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3231471A Pending JPH0573407A (ja) | 1991-09-11 | 1991-09-11 | 半導体メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0573407A (ja) |
-
1991
- 1991-09-11 JP JP3231471A patent/JPH0573407A/ja active Pending
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4354232A (en) | Cache memory command buffer circuit | |
| US4646271A (en) | Content addressable memory having dual access modes | |
| US5014195A (en) | Configurable set associative cache with decoded data element enable lines | |
| JP3125884B2 (ja) | 内容アドレス記憶装置 | |
| US3840863A (en) | Dynamic storage hierarchy system | |
| JPH0594698A (ja) | 半導体記憶装置 | |
| EP1849081B1 (en) | Methods and apparatus for dynamically managing banked memory | |
| US5276838A (en) | Dynamically repositioned memory bank queues | |
| US6393515B1 (en) | Multi-stream associative memory architecture for computer telephony | |
| US7069409B2 (en) | System for addressing a data storage unit used in a computer | |
| US20020103977A1 (en) | Low power consumption cache memory structure | |
| JPH0573407A (ja) | 半導体メモリ | |
| EP0502211A1 (en) | System equipped with processor and method of converting addresses in said system | |
| JPH01163852A (ja) | データ処理システム内のサブシステムおよびその動作方法 | |
| US4618946A (en) | Dual page memory system having storage elements which are selectively swapped between the pages | |
| US6742077B1 (en) | System for accessing a memory comprising interleaved memory modules having different capacities | |
| CN117667777A (zh) | 存储器访问控制电路及存储器访问控制方法 | |
| JP2001216193A (ja) | キャッシュ機構およびキャッシュ機構の動作制御方法 | |
| JPH0863969A (ja) | 半導体記憶装置 | |
| JPH09198312A (ja) | 半導体メモリシステム | |
| JPH0512883A (ja) | シーケンシヤルメモリ | |
| US6178120B1 (en) | Memory structure for speeding up data access | |
| JPS6217851A (ja) | メモリ管理ユニット | |
| JPS5841584B2 (ja) | マルチアクセスメモリ方法およびマルチアクセス用メモリチツプ | |
| JP2859966B2 (ja) | 半導体記憶装置 |