JPH09198312A - 半導体メモリシステム - Google Patents

Abstract

(57)【要約】 【課題】キャッシュメモリのデータをメインメモリに書
き戻す時間を短縮し、半導体メモリシステムの高速化を
実現すること及び不測の事故で電源が遮断した時等にキ
ャッシュメモリのデータの消失を完全に防止する。 【解決手段】メインメモリとキャッシュメモリとを含ん
で構成される階層形半導体メモリシステムにおいて、メ
インメモリのあるアドレスに記憶されているデータと、
キャッシュメモリのアドレスに記憶されているデータと
が異なる場合に、そのアドレスを記憶するためのダーテ
ィテーブルメモリを付加する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は半導体メモリシステ
ムに関する。

【０００２】

【従来の技術】メモリは、読み出し速度が速く、記憶容
量が大きいものが望ましい。しかし、経済的，技術的な
理由により、一般には高速なものは小容量であり、大容
量のものは低速である。このため、現在の種々のプロセ
ッサのメモリシステムでは、高速小容量のメモリ（キャ
ッシュメモリ）を頂点とし、低速大容量のメモリ（メイ
ンメモリ）を底辺とする階層記憶方式が採用されてい
る。この階層記憶方式は、あるプログラムの必要とする
情報が、特定の情報に片寄っている、すなわち、あるプ
ログラムを実行させた時、演算処理装置（以下ＭＰＵ）
が呼び出すデータが、ある限られたメモリ領域内に存在
する確率が高いことを利用している。すなわち、メイン
メモリ内で使用頻度の高い領域のデータを、キャッシュ
メモリに移しておけば、見かけ上、読み出し速度はキャ
ッシュメモリに近くなり、記憶容量はメインメモリと同
じになる。

【０００３】以下では、この階層記憶方式の原理を簡単
な例で説明する。図２は２階層のメモリシステムを示す
図である。以下では、図２に示すようなメインメモリの
記憶容量が３２ｋバイト（２の１５乗バイト、以下これ
を２＾１５バイトとも書き表す），キャッシュメモリの
記憶容量が５１２バイト（２＾９バイト）である２階層
のメモリシステムを考える。

【０００４】メインメモリの記憶容量が３２ｋバイト
（２＾１５バイト）なので、あるプログラムがある１バ
イトのデータを必要とする時、ＭＰＵは１５ビットのア
ドレスでそのデータにアクセスすることになる。以下、
この１５ビットのアドレスをＭＰＵアドレスと呼ぶ。こ
こで、１５ビットのＭＰＵアドレスを二つに分割する。
すなわち、下位９ビットをインデックスアドレス，残り
の上位６ビットをタグアドレスとする。メインメモリに
アクセスするには、インデックスアドレスとタグアドレ
スの両方が必要である。一方、インデックスアドレスの
ビット数（９ビット）は、キャッシュメモリ（２＾９バ
イト）にアクセスするのに必要なアドレスのビット数に
一致している。一般に、メインメモリの記憶容量が２＾
ｎバイト，キャッシュメモリの記憶容量が２＾ｋバイト
である場合は、ｎビットのＭＰＵアドレスを、ｋビット
のインデックスアドレスと、ｎ−ｋビットのタグアドレ
スに分割する。そして、メインメモリにアクセスするに
はｎビットのアドレスを、キャッシュメモリにアクセス
するにはｋビットのインデックスアドレスを使用する。

【０００５】図３に、メインメモリ，キャッシュメモリ
の構成及びメインメモリとキャッシュメモリのアドレス
対応を記憶するテーブルメモリの構成を示す。新しいデ
ータをメインメモリからキャッシュメモリに移す場合、
ＭＰＵアドレスでメインメモリをアクセスし、データを
読み出し、インデックスアドレスでキャッシュメモリを
アクセスしデータを書き込むと同時に、ダーティビット
をクリアする。ここで、上記ダーティビットは、後述す
るように、同じアドレスに対応するメインメモリのデー
タとキャッシュメモリのデータが一致しているかどう
か、すなわち、キャッシュが更新されているかいないか
を示すためのビットである。これは、メインメモリのデ
ータをキャッシュメモリに書き込む時クリアされる。ま
た、インデックスアドレスでテーブルメモリをアクセス
しタグアドレスを書き込む。

【０００６】ＭＰＵがデータを読み出す場合は、インデ
ックスアドレスでキャッシュメモリをアクセスし、デー
タを読み出すと同時にインデックスアドレスでテーブル
メモリをアクセスし、タグアドレスを読み出す。このタ
グアドレスとＭＰＵアドレスのタグ領域を比較し、もし
二つのタグアドレスが一致すればヒットしたことにな
り、キャッシュメモリから読み出したデータが所望のデ
ータとなる。もし二つのタグアドレスが一致しなければ
ミスしたことになり、メインメモリからデータを呼び出
すことになる。この時、ミスしたデータをキャッシュか
ら削除することになるが、もしダーティビットに更新情
報（例えば１）が書き込まれている場合は、まずこのデ
ータをメインメモリの方に書き戻す。その後、所望のメ
インメモリのデータをキャッシュに書き込み、ダーティ
ビットをクリアし、さらにテーブルメモリに新しいタグ
アドレスを書き込む。

【０００７】ＭＰＵがデータを書き込む場合は、インデ
ックスアドレスでテーブルメモリをアクセスしタグアド
レスを読み出す。このタグアドレスとＭＰＵアドレスの
タグ領域を比較し、もし二つのタグアドレスが一致すれ
ばヒットしたことになり、インデックスアドレスでキャ
ッシュメモリをアクセスしデータを書き込むと同時に、
ダーティビットに更新情報（例えば１）を書き込む。も
し二つのタグアドレスが一致しなければミスしたことに
なり、メインメモリからキャッシュメモリにデータを移
した後に、上記と同様な方法でデータを書き込む。

【０００８】本方式で、もし同じインデックスアドレス
で異なるタグアドレスのデータを交互にアクセスする
と、ヒット率が低下する。しかし、このように離れたメ
モリ領域を（本例では、アドレスのハミング距離が５１
２となる。）交互にアクセスする確率は極めて小さい。

【０００９】以下では、上述した階層記憶方式の具体例
を図３を用いて示す。今、キャッシュメモリの１２３番
地には、メインメモリの００１２３番地（インデックス
アドレス＝１２３，タグアドレス＝００）のデータＢが
記憶されており、これに対応し、テーブルメモリの１２
３番地にタグアドレス００が記憶されている。ここで、
ＭＰＵがＭＰＵアドレス００１２３番地のデータの読み
出しを要求すると、インデックスアドレス１２３でキャ
ッシュメモリをアクセスしデータＢを読み出すと同時
に、インデックスアドレス１２３でテーブルメモリをア
クセスしタグアドレス００を読み出す。このタグアドレ
ス００とＭＰＵアドレスのタグ領域００とは一致するの
で（ヒット）、キャッシュメモリから読み出したデータ
Ｂが所望のデータとなる。

【００１０】次に、ＭＰＵがＭＰＵアドレス００１２３
番地にデータＢ′の書き込みを要求すると、インデック
スアドレス１２３でテーブルメモリをアクセスしタグア
ドレス００を読み出す。このタグアドレス００とＭＰＵ
アドレスのタグ領域００とは一致するので（ヒット）、
インデックスアドレス１２３でキャッシュメモリをアク
セスしデータＢ′を書き込むと同時にダーティビットに
更新情報（例えば１）を書き込む。

【００１１】次にＭＰＵがＭＰＵアドレス０１１２３番
地のデータの読み出しを要求すると、インデックスアド
レス１２３でキャッシュメモリをアクセスしデータＢ′
を読み出すと同時に、インデックスアドレス１２３でテ
ーブルメモリをアクセスしタグアドレス００を読み出
す。このタグアドレス００とＭＰＵアドレスのタグ領域
０１とは一致しないので（ミス）、メインメモリからデ
ータＥを呼び出すことになる。この時、ミスしたデータ
Ｂ′をキャッシュから削除することになるが、ダーティ
ビットに更新情報(この場合１)が書き込まれているの
で、まずこのデータをメインメモリの方に書き戻す。そ
の後、所望のデータＥをキャッシュの１２３番地に書き
込み、ダーティビットをクリアする（この場合０を書き
込む）。また、テーブルメモリに新しいタグアドレス０
１を書き込む。

【００１２】以上述べてきた、キャッシュメモリとテー
ブルメモリを半導体メモリで構成した例としては、例え
ば特開平5−73407号公報に開示されている。この従来例
を図４に示す。本図でＣＭＡがキャッシュメモリセルア
レーであり、ＴＭＡがテーブルメモリセルアレーであ
り、ＤＢがダーティビットである。また、ＩＡ，ＴＡは
それぞれインデックスアドレス，タグアドレスであり、
ＩＢ１，ＩＢ２は入力バッファ、ＤＥＣ１はデコーダ、
Ｓ１，Ｓ２はセンス回路、ＣＭＰは比較回路、ＯＢ１，
ＯＢ２は出力バッファである。また、ＤＡＴＡはデータ
出力、ＨＩＴはヒットしたかミスしたかを示す信号であ
る。

【００１３】今、ＭＰＵがデータを呼び出すために、キ
ャッシュメモリにインデックスアドレスＩＡを入力する
と、ＩＡは入力バッファＩＢ１を経て、デコーダＤＥＣ
１でデコードされ、キャッシュメモリセルアレーＣＭＡ
内のセル及びテーブルメモリセルアレーＴＭＡ内のセル
及びダーティビットを同時に選択する。選択されたキャ
ッシュメモリセルの記憶データはセンス回路Ｓ１で検出
され、出力バッファＯＢ１を経てチップの外へＤＡＴＡ
として出力される。また、選択されたテーブルメモリセ
ルに記憶されているタグアドレスはセンス回路Ｓ２で検
出される。ここで比較回路ＣＭＰは、センス回路Ｓ２で
検出されたタグアドレスとＭＰＵから入力されたタグア
ドレスＴＡを比較し、その比較結果を出力バッファＯＢ
２を経てチップの外へＨＩＴ信号として出力する。

【００１４】

【発明が解決しようとする課題】図５は、発明者等が本
発明に先立って検討した例を示す図であり、図４に示し
たキャッシュメモリとテーブルメモリ（以下、二つをま
とめてキャッシュメモリと呼ぶ）を、メインメモリとキ
ャッシュメモリとを含んで構成される階層形半導体メモ
リシステムに適用した例を示している。本図でＣＭがキ
ャッシュメモリ，ＭＭがメインメモリである。また、本
図には演算処理装置ＭＰＵも併記してある。

【００１５】前述したように、従来はミスしたデータを
キャッシュから削除する時、もしダーティビットに更新
情報（例えば１）が書き込まれている場合は、まずこの
データをメインメモリの方に書き戻していた。

【００１６】ところで、最近では、一つのメインメモリ
を複数のプロセッサが共有するマルチプロセッサ方式が
採用されるようになってきており、キャッシュメモリの
データとメインメモリのデータを常に一致させること
（コヒーレンシの確保）が必要になってきた。このため
最近、ミスしたデータをキャッシュから削除する時だけ
でなく、ある一定の時間毎に、キャッシュメモリのデー
タをメインメモリに書き戻すように処理するのが一般化
しつつある。

【００１７】しかし、図５の構成では、書き戻し処理を
行う度に、キャッシュメモリのあるアドレスのデータを
メインメモリに書き戻す必要があるかどうかを判断する
ために、インデックスアドレスＩＡをスキャンし、ダー
ティビットに更新情報（例えば１）が書き込まれている
かどうかをチェックする必要があった。このため、書き
戻し処理を行うのに要する時間が極めて大きくなり、こ
れが半導体メモリシステムの高速化を妨げていた。

【００１８】本発明の第１の目的は、キャッシュメモリ
のデータをメインメモリに書き戻す時間を短縮し、半導
体メモリシステムの高速化を実現することにある。

【００１９】一方最近、メモリセルを強誘電体材料を用
いて構成する強誘電体メモリが提案されている。強誘電
体メモリの構成及び動作に関しては、例えば特開平7−9
3978号に記載されている。この強誘電体メモリは、不揮
発、及び書き込み時間が短いという特長を有している。
従って、この強誘電体メモリをメインメモリに適用する
と、不測の事故で電源が遮断した時等、キャッシュメモ
リのデータを強誘電体メモリのメインメモリに高速に書
き戻すことにより、キャッシュメモリのデータの消失を
防止することが可能となる。しかしこの場合も、図５の
構成では、書き戻し処理を行う度にインデックスアドレ
スＩＡをスキャンし、ダーティビットに更新情報（例え
ば１）が書き込まれているかどうかをチェックする必要
がある。このため、書き戻し処理を行うのに要する時間
が極めて大きくなり、キャッシュメモリのデータの消失
を完全には防止できなくなる。

【００２０】本発明の第２の目的は、キャッシュメモリ
のデータをメインメモリに書き戻す時間を短縮し、不測
の事故で電源が遮断した時等にキャッシュメモリのデー
タの消失を完全に防止することにある。

【００２１】

【課題を解決するための手段】上記目的を達成するため
に、本発明が採用した手段は、メインメモリとメインメ
モリが記憶しているデータの一部を記憶しているキャッ
シュメモリとを含んで構成される階層形半導体メモリシ
ステムにおいて、メインメモリのあるアドレスに記憶さ
れているデータと、キャッシュメモリの上記アドレスに
記憶されているデータとが異なる場合に、そのアドレス
を記憶するためのメモリ（ダーティテーブルメモリ）を
付加する手段である。

【００２２】上記手段を用いると、書き戻し処理時に、
ダーティテーブルメモリに記憶されているアドレスのデ
ータのみを書き戻せばよく、従来のように書き戻し処理
を行う度にインデックスアドレスＩＡをスキャンし、ダ
ーティビットに更新情報が書き込まれているかどうかを
チェックする必要がなくなる。従って、書き戻す時間を
短縮でき、半導体メモリシステムの高速化を実現でき
る。また、不測の事故で電源が遮断した時等にもキャッ
シュメモリのデータの消失を完全に防止することができ
る。

【００２３】

【発明の実施の形態】図１は本発明の第１の実施例を示
し、メインメモリとキャッシュメモリとを含んで構成さ
れる階層形半導体メモリシステムの構成例を示してい
る。本図でＣＭがキャッシュメモリ、ＭＭがメインメモ
リである。また、本図には演算処理装置ＭＰＵも併記し
てある。また、ＣＭＡはキャッシュメモリセルアレー、
ＴＭＡはテーブルメモリセルアレー、ＤＢはダーティビ
ットである。ＩＡ，ＴＡはそれぞれインデックスアドレ
ス，タグアドレスであり、ＩＢ１，ＩＢ２は入力バッフ
ァ、ＤＥＣ１はデコーダ、Ｓ１，Ｓ２はセンス回路、Ｃ
ＭＰは比較回路、ＯＢ１，ＯＢ２は出力バッファであ
る。また、ＤＡＴＡはデータ出力、ＨＩＴはヒットした
かミスしたかを示す信号である。

【００２４】今、ＭＰＵがデータを呼び出すために、キ
ャッシュメモリにインデックスアドレスＩＡを入力する
と、ＩＡは入力バッファＩＢ１を経て、デコーダＤＥＣ
１でデコードされ、キャッシュメモリセルアレーＣＭＡ
内のセル及びテーブルメモリセルアレーＴＭＡ内のセル
及びダーティビットを同時に選択する。選択されたキャ
ッシュメモリセルの記憶データはセンス回路Ｓ１で検出
され、出力バッファＯＢ１を経てチップの外へＤＡＴＡ
として出力される。また、選択されたテーブルメモリセ
ルに記憶されているタグアドレスはセンス回路Ｓ２で検
出される。ここで比較回路ＣＭＰは、センス回路Ｓ２で
検出されたタグアドレスとＭＰＵから入力されたタグア
ドレスＴＡを比較し、その比較結果を出力バッファＯＢ
２を経てチップの外へＨＩＴ信号として出力する。

【００２５】さて、本例では、本発明に従い、メインメ
モリとメインメモリが記憶しているデータの一部を記憶
しているキャッシュメモリとを含んで構成される階層形
半導体メモリシステムにおいて、メインメモリのあるア
ドレスに記憶されているデータと、キャッシュメモリの
上記アドレスに記憶されているデータとが異なる場合
に、そのアドレスを記憶するためのメモリ（ダーティテ
ーブルメモリＤＴ）を付加している。このようにダーテ
ィテーブルメモリＤＴを付加すると、書き戻し処理時
に、ダーティテーブルメモリに記憶されているアドレス
のデータのみを書き戻せばよく、従来のように書き戻し
処理を行う度にインデックスアドレスＩＡをスキャン
し、ダーティビットに更新情報が書き込まれているかど
うかをチェックする必要がなくなる。従って、書き戻す
時間を短縮でき、半導体メモリシステムの高速化を実現
できる。また、メインメモリに強誘電体メモリを適用す
ると、不測の事故で電源が遮断した時等にキャッシュメ
モリのデータの消失を完全に防止することができる。

【００２６】図６は本発明の第２の実施例を示す図であ
り、ダーティテーブルメモリＤＴの構成例を示してい
る。本図でＣＮＴＲはカウンタ、ＡＢはアドレス・バッ
ファ、ＤＥＣはデコーダ／ドライバ、ＡＡは更新された
キャッシュのアドレスを記憶するメモリセルアレーであ
る。また、ＤＲはキャッシュデータ更新信号であり、キ
ャッシュデータが更新される毎に、ダーティテーブルメ
モリのアドレスを発生するカウンタＣＮＴＲの出力をカ
ウントアップするための信号であり、ＲＳはカウンタＣ
ＮＴＲをリセットするための信号である。

【００２７】図７は本発明の第３の実施例を示す図であ
り、カウンタＣＮＴＲの構成例を示している。本図のカ
ウンタ（ＣＮＴＲ）はＪＫフリップ・フロップ（ＦＦ１
〜ＦＦ４）で構成されており、キャッシュデータ更新信
号ＤＲに同期して、図６のアドレス・バッファＡＢに入
力するアドレスＱ１〜Ｑ４を順次出力する。図８にＤＲ
及びＱ１〜Ｑ４のタイミング・チャートを示す。

【００２８】図９は本発明の第４の実施例を示す図であ
り、カウンタＣＮＴＲの他の構成例を示している。本例
では本発明に従い、カウンタ（ＣＮＴＲ）を４ビットの
グレーコード（交番２進コード）を発生するカウンタに
している。このカウンタ（ＣＮＴＲ）はＪＫフリップ・
フロップ(ＦＦ１〜ＦＦ４）及びExclusive−ＯＲゲート
（Ｇ１〜Ｇ３）で構成されており、キャッシュデータ更
新信号ＤＲに同期して、４ビットのグレーコードを順次
Ｏ１〜Ｏ４に出力する。

【００２９】図１０に、ＪＫフリップ・フロップＦＦ１
〜ＦＦ４の出力Ｑ１〜Ｑ４と、カウンタＣＮＴＲの出力
データＯ１〜Ｏ４のタイミング・チャートを示す。この
タイミング・チャートに示されるようにカウンタ（ＣＮ
ＴＲ）は出力データＯ１〜Ｏ４が決して同時に切り換わ
らず、あるタイミングで切り換わる出力データＯ１〜Ｏ
４は常に１個である４ビットのグレーコードを発生して
いる。そのため、グレーコードを発生するカウンタを用
いると、ダーティテーブルメモリのアドレスを順次カウ
ント・アップする時、あるタイミングで切り換わるアド
レス・バッファ，デコーダ／ドライバを常に１組にでき
るため、アドレス・バッファ、デコーダ／ドライバの切
り換わり時に消費される電力を常に１組分にでき、その
分、ダーティテーブルメモリの消費電力を低減できる。

【００３０】図１１は本発明の第５の実施例を示す図で
あり、ＣＮＴＲ（カウンタ）の他の構成例を示してい
る。本例でも本発明に従い、ＣＮＴＲを４ビットのグレ
ーコードを発生するカウンタにしている。本例が図９に
示した第４の実施例と異なるのは、ＣＮＴＲをＪＫフリ
ップ・フロップ（ＦＦ１〜ＦＦ４及びＤフリップ・フロ
ップ（ＦＦ５〜ＦＦ１３）で構成している点のみであ
り、キャッシュデータ更新信号ＤＲに同期して、４ビッ
トのグレーコードを順次出力する点は全く同様である。

【００３１】図１２にＪＫフリップ・フロップＦＦ１〜
ＦＦ４の出力Ｑ１〜Ｑ４と、CNTRの出力データＯ１〜Ｏ
４のタイミング・チャートを示す。ここで、出力データ
Ｏ１〜Ｏ４は決して同時に切り換わることはなく、図９
に示した第４の実施例と同様の議論が成立する。よっ
て、本実施例でも、ダーティテーブルメモリのアドレス
を順次カウント・アップする時、あるタイミングで切り
換わるアドレス・バッファ，デコーダ／ドライバを常に
１組にできるため、アドレス・バッファ，デコーダ／ド
ライバの切り換わり時に消費される電力を常に１組分に
でき、その分、ダーティテーブルメモリの消費電力を低
減できる。

【００３２】

【発明の効果】本発明を用いると、書き戻し処理時にダ
ーティテーブルメモリに記憶されているアドレスのデー
タのみを書き戻せばよく、従来のように書き戻し処理を
行う度にインデックスアドレスＩＡをスキャンし、ダー
ティビットに更新情報が書き込まれているかどうかをチ
ェックする必要がなくなる。従って、書き戻す時間を短
縮でき、半導体メモリシステムの高速化を実現できる。

【００３３】また、メインメモリに強誘電体メモリを適
用すると、不測の事故で電源が遮断した時等にキャッシ
ュメモリのデータの消失を完全に防止することができ
る。

【００３４】また、ダーティテーブルメモリのアドレス
を発生するカウンタをグレーコードを発生するカウンタ
にすると、ダーティテーブルメモリのアドレスを順次カ
ウント・アップする時、あるタイミングで切り換わるア
ドレス・バッファ，デコーダ／ドライバを常に１組にで
きるため、アドレス・バッファ，デコーダ／ドライバの
切り換わり時に消費される電力を常に１組分にでき、そ
の分、ダーティテーブルメモリの低消費電力化が図れ
る。

【図面の簡単な説明】

【図１】本発明の第１の実施例を示すブロック図。

【図２】２階層のメモリシステムを示す説明図。

【図３】メインメモリ，キャッシュメモリ及びテーブル
メモリの構成を示す説明図。

【図４】従来例を示すブロック図。

【図５】本発明に先立って検討した例を示すブロック
図。

【図６】本発明の第２の実施例を示すブロック図。

【図７】本発明の第３の実施例を示すブロック図。

【図８】図７のタイミングチャート。

【図９】本発明の第４の実施例を示すブロック図。

【図１０】図９のタイミングチャート。

【図１１】本発明の第５の実施例を示すブロック図。

【図１２】図１１のタイミングチャート。

【符号の説明】

ＣＭ…キャッシュメモリ、ＭＭ…メインメモリ、ＭＰＵ
…演算処理装置、CMA…キャッシュメモリセルアレー、
ＴＭＡ…テーブルメモリセルアレー、ＤＢ…ダーティビ
ット、ＤＴ…ダーティテーブルメモリ、ＩＡ…インデッ
クスアドレス、ＴＡ…タグアドレス、ＩＢ１，ＩＢ２…
入力バッファ、ＤＥＣ１…デコーダ、ＡＡ…メモリセル
アレー、Ｓ１，Ｓ２…センス回路、ＣＭＰ…比較回路、
ＯＢ１，ＯＢ２…出力バッファ、ＤＡＴＡ…データ出
力、ＨＩＴ…信号。

フロントページの続き (72)発明者 河原 尊之 東京都国分寺市東恋ケ窪１丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 関口 知紀 東京都国分寺市東恋ケ窪１丁目280番地 株式会社日立製作所中央研究所内

Claims (3)

【特許請求の範囲】
1. 【請求項１】メインメモリと上記メインメモリが記憶し
   ているデータの一部を記憶しているキャッシュメモリと
   を含んで構成される階層形半導体メモリシステムにおい
   て、上記メインメモリのあるアドレスに記憶されている
   データと、上記キャッシュメモリの上記アドレスに記憶
   されているデータとが異なる場合にそのアドレスを記憶
   するためのメモリを付加したことを特徴とする半導体メ
   モリシステム。
2. 【請求項２】上記メインメモリを構成するメモリセル
   は、強誘電体材料を使用して構成されていることを特徴
   とする請求項１に記載の半導体メモリシステム。
3. 【請求項３】上記アドレスを記憶するためのメモリは、
   ｐ（ｐは正の整数）個のアドレス入力端子を有するメモ
   リであり、上記端子に入力するｑ（ｑはｑ≦ｐを満たす
   正の整数）ビットのアドレス入力データを発生するカウ
   ンタを有しており、上記カウンタはｑビットのグレーコ
   ードを発生するカウンタである請求項１に記載の半導体
   メモリシステム。