JPH0573480A - マイクロプロセツサシステムのバス制御方式 - Google Patents
マイクロプロセツサシステムのバス制御方式Info
- Publication number
- JPH0573480A JPH0573480A JP23264191A JP23264191A JPH0573480A JP H0573480 A JPH0573480 A JP H0573480A JP 23264191 A JP23264191 A JP 23264191A JP 23264191 A JP23264191 A JP 23264191A JP H0573480 A JPH0573480 A JP H0573480A
- Authority
- JP
- Japan
- Prior art keywords
- bus
- access
- memory access
- register
- signal
- Prior art date
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- Pending
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- 238000000034 method Methods 0.000 claims description 2
- MHABMANUFPZXEB-UHFFFAOYSA-N O-demethyl-aloesaponarin I Natural products O=C1C2=CC=CC(O)=C2C(=O)C2=C1C=C(O)C(C(O)=O)=C2C MHABMANUFPZXEB-UHFFFAOYSA-N 0.000 abstract description 6
- 238000010586 diagram Methods 0.000 description 6
- 230000004044 response Effects 0.000 description 2
- 230000007423 decrease Effects 0.000 description 1
Landscapes
- Bus Control (AREA)
Abstract
(57)【要約】
【構成】ＤＭＡＣ４がＭＢ１０を使用してＭＭ１１に対
するアクセスを行なっている間にＣＰＵ３がＤＭＡＣ５
に対してレジスタアクセスをＲＢ９を通して行うために
バス要求信号ＨＯＬＤＲＥＱ３を送信すると、ＡＲ２３
はＩＯ／Ｍ信号，Ｒ／Ｗ信号およびＡＤ２２の出力によ
りＤＭＡＣ５に対するレジスタアクセスであることを認
識してバス解放信号ＨＯＬＤＡＣＫ３を送信する。また
同時にＧＣＬ１４からはＲＢ９上にレジスタアクセスパ
スを作るためにＧＡ６，ＧＢ７に対してゲート制御信号
１１，１２，２１，２２を送信する。 【効果】ダイレクトメモリアクセスコントローラがメモ
リバスを使用してメモリアクセスを行っている間に他の
ダイレクトメモリアクセスコントローラを起動させるた
めにメモリバスの空きを待つ必要がなくなり、マイクロ
プロセッサシステムの実質上の処理速度が向上する。
するアクセスを行なっている間にＣＰＵ３がＤＭＡＣ５
に対してレジスタアクセスをＲＢ９を通して行うために
バス要求信号ＨＯＬＤＲＥＱ３を送信すると、ＡＲ２３
はＩＯ／Ｍ信号，Ｒ／Ｗ信号およびＡＤ２２の出力によ
りＤＭＡＣ５に対するレジスタアクセスであることを認
識してバス解放信号ＨＯＬＤＡＣＫ３を送信する。また
同時にＧＣＬ１４からはＲＢ９上にレジスタアクセスパ
スを作るためにＧＡ６，ＧＢ７に対してゲート制御信号
１１，１２，２１，２２を送信する。 【効果】ダイレクトメモリアクセスコントローラがメモ
リバスを使用してメモリアクセスを行っている間に他の
ダイレクトメモリアクセスコントローラを起動させるた
めにメモリバスの空きを待つ必要がなくなり、マイクロ
プロセッサシステムの実質上の処理速度が向上する。
Description
【０００１】
【産業上の利用分野】本発明はマイクロプロセッサシス
テムのバス制御方式に関する。
テムのバス制御方式に関する。
【０００２】
【従来の技術】従来この種のマイクロプロセッサシステ
ムでは、ダイレクトメモリアクセスコントローラがメモ
リバスを使用している間は中央演算処理装置のメモリバ
スを使用した動作を停止しメモリバスの重複使用を禁止
していた。
ムでは、ダイレクトメモリアクセスコントローラがメモ
リバスを使用している間は中央演算処理装置のメモリバ
スを使用した動作を停止しメモリバスの重複使用を禁止
していた。
【０００３】
【発明が解決しようとする課題】上述した従来のマイク
ロプロセッサシステムでは、ダイレクトメモリアクセス
コントローラがメモリバスを使用している場合に中央演
算処理装置のダイレクトメモリアクセスコントローラに
対するレジスタアクセス動作もメモリアクセスを同様に
停止してしまうために、マイクロプロセッサシステムの
実質上の処理速度が低下してしまうという欠点がある。
ロプロセッサシステムでは、ダイレクトメモリアクセス
コントローラがメモリバスを使用している場合に中央演
算処理装置のダイレクトメモリアクセスコントローラに
対するレジスタアクセス動作もメモリアクセスを同様に
停止してしまうために、マイクロプロセッサシステムの
実質上の処理速度が低下してしまうという欠点がある。
【０００４】
【課題を解決するための手段】本発明のマイクロプロセ
ッサシステムのバス制御方式は、中央演算処理装置と、
メインメモリと、外部インターフェースとして少なくと
も２つのダイレクトメモリアクセスコントローラとを有
するマイクロプロセッサシステムのバス制御方式におい
て、前記中央演算処理装置，ダイレクトメモリアクセス
コントローラがメモリアクセスを行なう際のメモリアク
セスバスと、前記中央演算処理装置が前記ダイレクトメ
モリアクセスコントローラを制御するためにレジスタア
クセスを行なう際のレジスタアクセスバスと、前記メモ
リアクセスバスと前記レジスタアクセスバスの調停を行
なうバス制御回路と、このバス制御回路からの制御信号
を受けてバスの切り替えを行ないアクセスパスの設定を
行なうためのゲート回路とを備えている。
ッサシステムのバス制御方式は、中央演算処理装置と、
メインメモリと、外部インターフェースとして少なくと
も２つのダイレクトメモリアクセスコントローラとを有
するマイクロプロセッサシステムのバス制御方式におい
て、前記中央演算処理装置，ダイレクトメモリアクセス
コントローラがメモリアクセスを行なう際のメモリアク
セスバスと、前記中央演算処理装置が前記ダイレクトメ
モリアクセスコントローラを制御するためにレジスタア
クセスを行なう際のレジスタアクセスバスと、前記メモ
リアクセスバスと前記レジスタアクセスバスの調停を行
なうバス制御回路と、このバス制御回路からの制御信号
を受けてバスの切り替えを行ないアクセスパスの設定を
行なうためのゲート回路とを備えている。
【０００５】
【実施例】次に本発明について図面を参照して説明す
る。図１（ａ）は本発明の一実施例を示すマイクロプロ
セッサシステムのブロック図、（ｂ）は同図（ａ）にお
けるバス制御回路のブロック図である。
る。図１（ａ）は本発明の一実施例を示すマイクロプロ
セッサシステムのブロック図、（ｂ）は同図（ａ）にお
けるバス制御回路のブロック図である。
【０００６】図１（ａ）に示すように、本実施例のマイ
クロプロセッサシステム（以下ＭＰＳと記す）１は中央
演算処理装置（以下ＣＰＵと記す）３と、２つのダイレ
クトメモリアクセスコントローラ（以下ＤＭＡＣと記
す）４，５と、メモリアクセスバス（以下ＭＢと記す）
１０，レジスタアクセスバス（以下ＲＢと記す）９の２
つの内部バスと、ＣＰＵ３とＭＢ１０／ＲＢ９との間に
ありＣＰＵ３のアクセスパスの制御を行なうアクセスパ
スゲート回路（以下ＧＡと記す）６と、ＤＭＡＣ４，５
とバスのアクセスパスの制御を行なうアクセスパスゲー
ト回路３（以下ＧＢ，ＧＣと記す）７，８と、ＣＰＵ
３，ＤＭＡＣ４，５からのバス要求信号に対してバス解
放信号を返送し、アクセスパスの制御信号を発生するバ
ス制御回路（以下ＢＣＴＬと記す）２とから構成され
る。そして、ＢＣＴＬ２は図１（ｂ）に示すように、Ｃ
ＰＵ３から発生されるアドレスをデコードするアドレス
デコーダ（以下ＡＤと記す）２２と、バスの空きを検出
してバス解放信号を返送する調停回路（以下ＡＲと記
す）２３と、バス上にアクセスパスを作るゲート制御回
路（以下ＧＣＬと記す）２４とから構成されている。
クロプロセッサシステム（以下ＭＰＳと記す）１は中央
演算処理装置（以下ＣＰＵと記す）３と、２つのダイレ
クトメモリアクセスコントローラ（以下ＤＭＡＣと記
す）４，５と、メモリアクセスバス（以下ＭＢと記す）
１０，レジスタアクセスバス（以下ＲＢと記す）９の２
つの内部バスと、ＣＰＵ３とＭＢ１０／ＲＢ９との間に
ありＣＰＵ３のアクセスパスの制御を行なうアクセスパ
スゲート回路（以下ＧＡと記す）６と、ＤＭＡＣ４，５
とバスのアクセスパスの制御を行なうアクセスパスゲー
ト回路３（以下ＧＢ，ＧＣと記す）７，８と、ＣＰＵ
３，ＤＭＡＣ４，５からのバス要求信号に対してバス解
放信号を返送し、アクセスパスの制御信号を発生するバ
ス制御回路（以下ＢＣＴＬと記す）２とから構成され
る。そして、ＢＣＴＬ２は図１（ｂ）に示すように、Ｃ
ＰＵ３から発生されるアドレスをデコードするアドレス
デコーダ（以下ＡＤと記す）２２と、バスの空きを検出
してバス解放信号を返送する調停回路（以下ＡＲと記
す）２３と、バス上にアクセスパスを作るゲート制御回
路（以下ＧＣＬと記す）２４とから構成されている。
【０００７】ＡＲ２３では、ＣＰＵ３からのアクセスが
レジスタアクセスかメモリアクセスかを識別するＩＯ／
Ｍ信号と、リードアクセスかライトアクセスかを識別す
るＲ／Ｗ信号と、ＣＰＵ３，ＤＭＡＣ４，５からのバス
要求信号ＨＯＬＤＲＥＱ１，２，３を受信し、ＭＢ１０
とＲＢ９のうち使用していないバスに対するバス要求信
号に対してバス解放信号ＨＯＬＤＡＣＫ１，２，３を返
送する。同時に、ＧＣＬ２４ではバス解放信号ＨＯＬＤ
ＡＣＫ１，２，３を受けたＣＰＵ３，ＤＭＡＣ４，５の
いずれかが行なうアクセスに必要なアクセスパスを有効
にする制御信号１１，１２，２１，２２，３１，３２を
送信する。
レジスタアクセスかメモリアクセスかを識別するＩＯ／
Ｍ信号と、リードアクセスかライトアクセスかを識別す
るＲ／Ｗ信号と、ＣＰＵ３，ＤＭＡＣ４，５からのバス
要求信号ＨＯＬＤＲＥＱ１，２，３を受信し、ＭＢ１０
とＲＢ９のうち使用していないバスに対するバス要求信
号に対してバス解放信号ＨＯＬＤＡＣＫ１，２，３を返
送する。同時に、ＧＣＬ２４ではバス解放信号ＨＯＬＤ
ＡＣＫ１，２，３を受けたＣＰＵ３，ＤＭＡＣ４，５の
いずれかが行なうアクセスに必要なアクセスパスを有効
にする制御信号１１，１２，２１，２２，３１，３２を
送信する。
【０００８】次に、図２は図１（ａ）におけるアクセス
パスの一例を示す図である。図２に従ってアクセスパス
が２つ存在することについて説明する。
パスの一例を示す図である。図２に従ってアクセスパス
が２つ存在することについて説明する。
【０００９】ＤＭＡＣ４がＭＢ１０を使用してＭＭ１１
に対するアクセスを行なっている間にＣＰＵがＤＭＡＣ
５に対してレジスタアクセスをＲＢ９を通して行なうた
めにバス要求信号ＨＯＬＤＲＥＱ３を送信すると、図１
（ｂ）に示すＡＲ２３はＩＯ／Ｍ信号，Ｒ／Ｗ信号およ
びＡＤ２２の出力によりＤＭＡＣ５に対するレジスタア
クセスであることを認識してバス解放信号ＨＯＬＤＡＣ
Ｋ３を送信する。また同時にＧＣＬ１４からＲＢ９上に
レジスタアクセスパスを作るためＧＡ６，ＧＢ７に対し
てゲート制御信号１１，１２，２１，２２を送信する。
これによって図２に示すようにＤＭＡＣ４がＭＭ１１に
対して行なうメモリアクセスパス（ＭＡＰ）１００と、
ＣＰＵ３がＤＭＡＣ５に対して行なうレジスタアクセス
パス（ＲＡＰ）９０の２つのアクセスパスが同時に存在
することになる。
に対するアクセスを行なっている間にＣＰＵがＤＭＡＣ
５に対してレジスタアクセスをＲＢ９を通して行なうた
めにバス要求信号ＨＯＬＤＲＥＱ３を送信すると、図１
（ｂ）に示すＡＲ２３はＩＯ／Ｍ信号，Ｒ／Ｗ信号およ
びＡＤ２２の出力によりＤＭＡＣ５に対するレジスタア
クセスであることを認識してバス解放信号ＨＯＬＤＡＣ
Ｋ３を送信する。また同時にＧＣＬ１４からＲＢ９上に
レジスタアクセスパスを作るためＧＡ６，ＧＢ７に対し
てゲート制御信号１１，１２，２１，２２を送信する。
これによって図２に示すようにＤＭＡＣ４がＭＭ１１に
対して行なうメモリアクセスパス（ＭＡＰ）１００と、
ＣＰＵ３がＤＭＡＣ５に対して行なうレジスタアクセス
パス（ＲＡＰ）９０の２つのアクセスパスが同時に存在
することになる。
【００１０】
【発明の効果】以上に説明したように本発明は、ダイレ
クトメモリアクセクコントローラがメモリバスを使用し
てメモリアクセスを行っている間に、中央演算処理装置
が他のダイレクトメモリアクセスコントローラに対して
レジスタアクセスを行なうことが可能となるため、他の
ダイレクトメモリアクセスコントローラを起動させるた
めにメモリバスの空きを待つ必要がなくなり、マイクロ
プロセッサシステムの実質上の処理速度が向上するとい
う効果を有する。
クトメモリアクセクコントローラがメモリバスを使用し
てメモリアクセスを行っている間に、中央演算処理装置
が他のダイレクトメモリアクセスコントローラに対して
レジスタアクセスを行なうことが可能となるため、他の
ダイレクトメモリアクセスコントローラを起動させるた
めにメモリバスの空きを待つ必要がなくなり、マイクロ
プロセッサシステムの実質上の処理速度が向上するとい
う効果を有する。
【図１】（ａ）は本発明の一実施例を示すマイクロプロ
セッサシステムのブロック図、（ｂ）は同図（ａ）にお
けるバス制御回路のブロック図である。
セッサシステムのブロック図、（ｂ）は同図（ａ）にお
けるバス制御回路のブロック図である。
【図２】図１（ａ）におけるアクセスパスの一例を示す
図である。
図である。
１ マイクロプロセッサシステム（ＭＰＳ） ２ バス制御回路（ＢＣＴＬ） ３ 中央演算処理装置（ＣＰＵ） ４，５ ダイレクトメモリアクセスコントローラ（Ｄ
ＭＡＣ） ６，７，８ アクセスパスゲート回路（ＧＡ，ＧＢ，
ＧＣ） ９ レジスタアクセスバス（ＲＢ） １０ メモリアクセスバス（ＭＢ） １１ メインメモリ（ＭＭ） ２２ アドレスデコーダ（ＡＤ） ２３ 調停回路（ＡＲ） ２４ ゲート制御回路（ＧＣＬ） ９０ レジスタアクセスパス（ＲＡＰ） １００ メモリアクセスパス（ＭＡＰ）
ＭＡＣ） ６，７，８ アクセスパスゲート回路（ＧＡ，ＧＢ，
ＧＣ） ９ レジスタアクセスバス（ＲＢ） １０ メモリアクセスバス（ＭＢ） １１ メインメモリ（ＭＭ） ２２ アドレスデコーダ（ＡＤ） ２３ 調停回路（ＡＲ） ２４ ゲート制御回路（ＧＣＬ） ９０ レジスタアクセスパス（ＲＡＰ） １００ メモリアクセスパス（ＭＡＰ）
Claims (1)
- 【請求項１】 中央演算処理装置と、メインメモリと、
外部インターフェースとして少なくとも２つのダイレク
トメモリアクセスコントローラとを有するマイクロプロ
セッサシステムのバス制御方式において、前記中央演算
処理装置，ダイレクトメモリアクセスコントローラがメ
モリアクセスを行なう際のメモリアクセスバスと、前記
中央演算処理装置が前記ダイレクトメモリアクセスコン
トローラを制御するためにレジスタアクセスを行なう際
のレジスタアクセスバスと、前記メモリアクセスバスと
前記レジスタアクセスバスの調停を行なうバス制御回路
と、このバス制御回路からの制御信号を受けてバスの切
り替えを行ないアクセスパスの設定を行なうためのゲー
ト回路とを備えることを特徴とするマイクロプロセッサ
システムのバス制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23264191A JPH0573480A (ja) | 1991-09-12 | 1991-09-12 | マイクロプロセツサシステムのバス制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23264191A JPH0573480A (ja) | 1991-09-12 | 1991-09-12 | マイクロプロセツサシステムのバス制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0573480A true JPH0573480A (ja) | 1993-03-26 |
Family
ID=16942485
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23264191A Pending JPH0573480A (ja) | 1991-09-12 | 1991-09-12 | マイクロプロセツサシステムのバス制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0573480A (ja) |
-
1991
- 1991-09-12 JP JP23264191A patent/JPH0573480A/ja active Pending
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19991207 |