JPS636892B2 - - Google Patents
Info
- Publication number
- JPS636892B2 JPS636892B2 JP14670482A JP14670482A JPS636892B2 JP S636892 B2 JPS636892 B2 JP S636892B2 JP 14670482 A JP14670482 A JP 14670482A JP 14670482 A JP14670482 A JP 14670482A JP S636892 B2 JPS636892 B2 JP S636892B2
- Authority
- JP
- Japan
- Prior art keywords
- processor
- bus
- register
- signal line
- inter
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/36—Handling requests for interconnection or transfer for access to common bus or bus system
- G06F13/362—Handling requests for interconnection or transfer for access to common bus or bus system with centralised access control
- G06F13/364—Handling requests for interconnection or transfer for access to common bus or bus system with centralised access control using independent requests or grants, e.g. using separated request and grant lines
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Multi Processors (AREA)
- Information Transfer Systems (AREA)
Description
【発明の詳細な説明】
発明の技術分野
本発明は、単一バス結合マルチプロセツサシス
テムに於けるプロセツサ間通信方式に関するもの
である。
テムに於けるプロセツサ間通信方式に関するもの
である。
従来技術と問題点
複数台のプロセツサを単一バスで結合したマル
チプロセツサシステムに於ては、或るプロセツサ
から他のプロセツサに対する通信要求が発生する
と、各プロセツサが共通的にアクセス可能な共通
メモリの予め定められた領域にメツセージ等を送
信側プロセツサから書込み、その後受信側プロセ
ツサ内のレジスタに対してバス経由で送信側プロ
セツサから特定のデータを書込み、それにより受
信側プロセツサに割込みを発生させ、その受信側
プロセツサは通信要求の割込みを識別することに
より共通メモリに書込まれたメツセージ等を読取
り、その読取りの処理の終了により通信が完了す
るものであつた。
チプロセツサシステムに於ては、或るプロセツサ
から他のプロセツサに対する通信要求が発生する
と、各プロセツサが共通的にアクセス可能な共通
メモリの予め定められた領域にメツセージ等を送
信側プロセツサから書込み、その後受信側プロセ
ツサ内のレジスタに対してバス経由で送信側プロ
セツサから特定のデータを書込み、それにより受
信側プロセツサに割込みを発生させ、その受信側
プロセツサは通信要求の割込みを識別することに
より共通メモリに書込まれたメツセージ等を読取
り、その読取りの処理の終了により通信が完了す
るものであつた。
このような従来のマルチプロセツサシステムに
於けるプロセツサ間通信に於て、割込みを受付け
た受信側プロセツサが、通信要求を行つた送信側
プロセツサを識別する必要がある場合、送信側プ
ロセツサで実行するプログラムが何らかに手段に
より受信側プロセツサに対して識別に必要な情報
を転送するものであつた。しかし、この従来の方
式に於ては、プログラムの負担が大きくなると共
に、プログラムバグにより誤つた識別情報を受信
側プロセツサに与える可能性がある欠点があつ
た。
於けるプロセツサ間通信に於て、割込みを受付け
た受信側プロセツサが、通信要求を行つた送信側
プロセツサを識別する必要がある場合、送信側プ
ロセツサで実行するプログラムが何らかに手段に
より受信側プロセツサに対して識別に必要な情報
を転送するものであつた。しかし、この従来の方
式に於ては、プログラムの負担が大きくなると共
に、プログラムバグにより誤つた識別情報を受信
側プロセツサに与える可能性がある欠点があつ
た。
発明の目的
本発明は、通信要求元のプロセツサの識別をバ
ス使用許可信号線を利用して簡単且つ誤りなく行
うことができるようにすることを目的とするもの
である。以下実施例について詳細に説明する。
ス使用許可信号線を利用して簡単且つ誤りなく行
うことができるようにすることを目的とするもの
である。以下実施例について詳細に説明する。
発明の実施例
図は本発明の実施例の要部ブロツク図であり、
１，２はプロセツサ、３は各プロセツサを結合す
るバス、４はバスアービタ、５はプロセツサ対応
の信号線からなるバス使用許可信号線群、１０，
２０は内部バス、１１，２１は内部バス、１０，
２０とバス３との間のデータの送受信を行うバス
ドライバ／レシーバ、１２，２２はプロセツサ間
通信用のレジスタ、１３，２３はプロセツサ間通
信を制御する制御回路、１４，２４はプロセツサ
間通信要求元プロセツサの識別レジスタ、１５，
２５は割込信号線である。プロセツサ１，２は演
算部，各種レジスタ，内部メモリ等を含むもので
あるが、簡略化の為、符号１０〜１５，２０〜２
５で示す部分のみ図示してある。又バスアービタ
４は、各プロセツサからのバス使用要求に対し
て、一時には一つのプロセツサに対してのみバス
使用許可を与える制御を行うもので、バス使用許
可を与えるプロセツサ対応のバス使用許可信号線
のみをオン状態とする。又レジスタ１３，２３は
他のプロセツサからバス３を介して直接アクセス
されるものである。
１，２はプロセツサ、３は各プロセツサを結合す
るバス、４はバスアービタ、５はプロセツサ対応
の信号線からなるバス使用許可信号線群、１０，
２０は内部バス、１１，２１は内部バス、１０，
２０とバス３との間のデータの送受信を行うバス
ドライバ／レシーバ、１２，２２はプロセツサ間
通信用のレジスタ、１３，２３はプロセツサ間通
信を制御する制御回路、１４，２４はプロセツサ
間通信要求元プロセツサの識別レジスタ、１５，
２５は割込信号線である。プロセツサ１，２は演
算部，各種レジスタ，内部メモリ等を含むもので
あるが、簡略化の為、符号１０〜１５，２０〜２
５で示す部分のみ図示してある。又バスアービタ
４は、各プロセツサからのバス使用要求に対し
て、一時には一つのプロセツサに対してのみバス
使用許可を与える制御を行うもので、バス使用許
可を与えるプロセツサ対応のバス使用許可信号線
のみをオン状態とする。又レジスタ１３，２３は
他のプロセツサからバス３を介して直接アクセス
されるものである。
プロセツサ１からプロセツサ２へ通信する場
合、バスアービタ４によつてプロセツサ１対応の
バス使用許可信号線がオンとされることにより、
プロセツサ１からプロセツサ２のレジスタ２２を
指定して所定のデータをバス３経由で書込む命令
を実行し、プロセツサ間通信要求をプロセツサ２
に通知する。プロセツサ２の制御回路２５は、レ
ジスタ２２に書込まれたデータによりプロセツサ
間通信要求であることを識別し、バス使用許可信
号線群５のうちオン状態の信号線を検出して、そ
の信号線対応のプロセツサ（この場合プロセツサ
１）の例えば識別コードを識別レジスタ２４に書
込むと共に、レジスタ２２に書込まれたデータに
従つた割込み処理を実行させるものである。
合、バスアービタ４によつてプロセツサ１対応の
バス使用許可信号線がオンとされることにより、
プロセツサ１からプロセツサ２のレジスタ２２を
指定して所定のデータをバス３経由で書込む命令
を実行し、プロセツサ間通信要求をプロセツサ２
に通知する。プロセツサ２の制御回路２５は、レ
ジスタ２２に書込まれたデータによりプロセツサ
間通信要求であることを識別し、バス使用許可信
号線群５のうちオン状態の信号線を検出して、そ
の信号線対応のプロセツサ（この場合プロセツサ
１）の例えば識別コードを識別レジスタ２４に書
込むと共に、レジスタ２２に書込まれたデータに
従つた割込み処理を実行させるものである。
識別レジスタ２４に書込まれた識別データは、
プロセツサ２のプログラムが内部バス２０を介し
て読取ることにより、通信要求元を識別する為の
ものであり、例えば処理データを通信要求元のプ
ロセツサ１へ返送する場合に、その識別データで
直ちにプロセツサ１を識別することができる。な
お識別データは、各プロセツサに対して識別レジ
スタ２４内のビツトを対応させる形式とすること
も可能である。又プロセツサ２がプロセツサ１或
は他のプロセツサへ通信する場合も前述と同様の
動作により行われ、例えばプロセツサ１が受信側
となつたときは、制御回路１５がバス使用許可信
号群５のうちのオン状態の信号線を検出して、通
信要求元のプロセツサの識別コードを識別レジス
タ１４に書込むことになる。
プロセツサ２のプログラムが内部バス２０を介し
て読取ることにより、通信要求元を識別する為の
ものであり、例えば処理データを通信要求元のプ
ロセツサ１へ返送する場合に、その識別データで
直ちにプロセツサ１を識別することができる。な
お識別データは、各プロセツサに対して識別レジ
スタ２４内のビツトを対応させる形式とすること
も可能である。又プロセツサ２がプロセツサ１或
は他のプロセツサへ通信する場合も前述と同様の
動作により行われ、例えばプロセツサ１が受信側
となつたときは、制御回路１５がバス使用許可信
号群５のうちのオン状態の信号線を検出して、通
信要求元のプロセツサの識別コードを識別レジス
タ１４に書込むことになる。
発明の効果
以上説明したように、本発明は単一のバス３で
結合されたマルチプロセツサシステムに於て、バ
スアービタ４により一時には一つのプロセツサに
対してバス３の使用をバス使用許可信号線を介し
て許可を与え、又各プロセツサはそれぞれ他のプ
ロセツサからバスを介して直接アクセスされるレ
ジスタ１２，２２を備え、このレジスタに他のプ
ロセツサから特定のデータを書込むことにより、
当該プロセツサに対してプロセツサ間通信要求を
通知し、このプロセツサ間通信要求の通知により
制御回路１３，２３はバス使用許可信号線を監視
して、プロセツサ間通信要求元プロセツサを識別
するものであり、プロセツサ間通信要求元プロセ
ツサのプログラムにより、指定した受信側プロセ
ツサへ通信要求元プロセツサを識別する情報を転
送する必要がなくなるので、プログラムの単純化
を図ることができると共に、プログラムバグによ
る誤識別情報を受信側プロセツサに与えることは
なくなる。又バス使用許可信号線を利用して通信
要求元プロセツサを識別するものであるから、僅
かのハードウエア量の追加で、通信要求元プロセ
ツサを確実に識別できる利点がある。
結合されたマルチプロセツサシステムに於て、バ
スアービタ４により一時には一つのプロセツサに
対してバス３の使用をバス使用許可信号線を介し
て許可を与え、又各プロセツサはそれぞれ他のプ
ロセツサからバスを介して直接アクセスされるレ
ジスタ１２，２２を備え、このレジスタに他のプ
ロセツサから特定のデータを書込むことにより、
当該プロセツサに対してプロセツサ間通信要求を
通知し、このプロセツサ間通信要求の通知により
制御回路１３，２３はバス使用許可信号線を監視
して、プロセツサ間通信要求元プロセツサを識別
するものであり、プロセツサ間通信要求元プロセ
ツサのプログラムにより、指定した受信側プロセ
ツサへ通信要求元プロセツサを識別する情報を転
送する必要がなくなるので、プログラムの単純化
を図ることができると共に、プログラムバグによ
る誤識別情報を受信側プロセツサに与えることは
なくなる。又バス使用許可信号線を利用して通信
要求元プロセツサを識別するものであるから、僅
かのハードウエア量の追加で、通信要求元プロセ
ツサを確実に識別できる利点がある。
図は本発明の実施例の要部ブロツク図である。
１，２はプロセツサ、３はバス、４はバスアー
ビタ、５はバス使用許可信号線、１０，２０は内
部バス、１１，２１はバスドライバ／レシーバ、
１２，２２はプロセツサ間通信用のレジスタ、１
３，２３は制御回路、１４，２４は識別レジス
タ、１５，２５は割込信号線である。
ビタ、５はバス使用許可信号線、１０，２０は内
部バス、１１，２１はバスドライバ／レシーバ、
１２，２２はプロセツサ間通信用のレジスタ、１
３，２３は制御回路、１４，２４は識別レジス
タ、１５，２５は割込信号線である。
Claims (1)
- １ 複数のプロセツサが単一バスで結合され、バ
スアービタによりバス使用許可信号線を介して一
時には一つのプロセツサに前記バスの使用許可を
与え、且つ各プロセツサはそれぞれ他のプロセツ
サより前記バスを介して直接アクセスされるレジ
スタを備え、該レジスタに他のプロセツサから特
定のデータを書込むことにより当該プロセツサに
対してプロセツサ間通信要求を通知するマルチプ
ロセツサシステムに於いて、前記レジスタに前記
特定のデータが書込まれたことにより当該プロセ
ツサの制御回路で前記バス使用許可信号線を監視
してプロセツサ間通信要求を行つたプロセツサを
識別することを特徴とするプロセツサ間通信方
式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14670482A JPS5936862A (ja) | 1982-08-24 | 1982-08-24 | プロセツサ間通信方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14670482A JPS5936862A (ja) | 1982-08-24 | 1982-08-24 | プロセツサ間通信方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5936862A JPS5936862A (ja) | 1984-02-29 |
| JPS636892B2 true JPS636892B2 (ja) | 1988-02-12 |
Family
ID=15413654
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14670482A Granted JPS5936862A (ja) | 1982-08-24 | 1982-08-24 | プロセツサ間通信方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5936862A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH027151A (ja) * | 1988-06-27 | 1990-01-11 | Nitsuko Corp | マルチプロセッサシステム |
-
1982
- 1982-08-24 JP JP14670482A patent/JPS5936862A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5936862A (ja) | 1984-02-29 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5682512A (en) | Use of deferred bus access for address translation in a shared memory clustered computer system | |
| US4737932A (en) | Processor | |
| KR0160193B1 (ko) | 직접메모리접근 제어장치 | |
| EP0283628A2 (en) | Bus interface circuit for digital data processor | |
| US20030126381A1 (en) | Low latency lock for multiprocessor computer system | |
| JPH04257054A (ja) | チャネル間接続装置 | |
| CN107636630A (zh) | 中断控制器 | |
| EP0306043B1 (en) | Storage of input/output command timeout and acknowledge responses | |
| KR100310399B1 (ko) | 프로세서 인터페이스 버스를 통해 데이터를 전달하기 위한 방법 및 장치 | |
| US5467461A (en) | Multiprocessor computer system having bus control circuitry for transferring data between microcomputers | |
| US5089953A (en) | Control and arbitration unit | |
| US5524211A (en) | System for employing select, pause, and identification registers to control communication among plural processors | |
| US5850521A (en) | Apparatus and method for interprocessor communication | |
| AU606083B2 (en) | Interface between processor and special instruction processor in digital data processing system | |
| EP0191939A1 (en) | Data processing bus system | |
| JPS5936862A (ja) | プロセツサ間通信方式 | |
| US6710620B2 (en) | Bus interface for I/O device with memory | |
| JPH01305461A (ja) | バス使用権制御方式 | |
| JP2825589B2 (ja) | バス制御方式 | |
| JPS6162158A (ja) | デ−タ授受システム | |
| JP2576934B2 (ja) | メモリ−マップド割込み方式 | |
| JP3219422B2 (ja) | キャッシュメモリ制御方式 | |
| JP2837522B2 (ja) | 入出力命令制御方式 | |
| JPH0374751A (ja) | 入出力制御装置 | |
| JPH0690689B2 (ja) | バストレース方式 |