JPH057388A - 時間スイツチ障害監視装置 - Google Patents
時間スイツチ障害監視装置Info
- Publication number
- JPH057388A JPH057388A JP3183208A JP18320891A JPH057388A JP H057388 A JPH057388 A JP H057388A JP 3183208 A JP3183208 A JP 3183208A JP 18320891 A JP18320891 A JP 18320891A JP H057388 A JPH057388 A JP H057388A
- Authority
- JP
- Japan
- Prior art keywords
- memory
- address
- read
- time slot
- time switch
- Prior art date
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- Pending
Links
- 238000012544 monitoring process Methods 0.000 claims description 22
- 238000012806 monitoring device Methods 0.000 description 9
- 238000010586 diagram Methods 0.000 description 8
Landscapes
- Monitoring And Testing Of Exchanges (AREA)
- Time-Division Multiplex Systems (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
- Use Of Switch Circuits For Exchanges And Methods Of Control Of Multiplex Exchanges (AREA)
Abstract
(57)【要約】
【目的】 時間スイッチの全領域の障害監視を常時行う
ことができる。 【構成】 書込時にカウンタ１９でメモリ１４に入力信
号Ｓ１およびパリティビットとともに所定のタイムスロ
ットを時間スイッチ監視用タイムスロットとして書込む
書込アドレスを与える。読出時にデコーダ２１およびカ
ウンタ１７で所定のタイムスロットの読出アドレスとし
てメモリ１４の全領域のアドレスを順に繰返して与え
る。セレクタ１３で書込読出を行う。パリティチェック
回路１２で所定のタイムスロットのパリティチェックを
行う。
ことができる。 【構成】 書込時にカウンタ１９でメモリ１４に入力信
号Ｓ１およびパリティビットとともに所定のタイムスロ
ットを時間スイッチ監視用タイムスロットとして書込む
書込アドレスを与える。読出時にデコーダ２１およびカ
ウンタ１７で所定のタイムスロットの読出アドレスとし
てメモリ１４の全領域のアドレスを順に繰返して与え
る。セレクタ１３で書込読出を行う。パリティチェック
回路１２で所定のタイムスロットのパリティチェックを
行う。
Description
【０００１】
【産業上の利用分野】本発明は、時分割多重化装置およ
び電子交換機の時間スイッチ障害監視装置に利用する。
特に、メモリで構成される時間スイッチの障害監視装置
に関すものである。
び電子交換機の時間スイッチ障害監視装置に利用する。
特に、メモリで構成される時間スイッチの障害監視装置
に関すものである。
【０００２】
【従来の技術】図３は従来例の時間スイッチ障害監視装
置のブロック構成図である。図４は従来例の時間スイッ
チ障害監視装置のアドレス制御メモリの内容を示す図で
ある。従来、時間スイッチ障害監視装置は、図３に示す
ような構成であった。図３はｎタイムスロットの時間ス
イッチングを行う書込シーケンシャル読出ランダムのＴ
スイッチ１段の時間スイッチである。ｎタイムスロット
に多重化された入力信号Ｓ１はパリティビット生成回路
１１で生成されたパリティビットとともに、カウンタ１
９Ａで発生されたシーケンシャルな書込アドレス列３１
Ａによりメモリ１４に順に書込まれる。
置のブロック構成図である。図４は従来例の時間スイッ
チ障害監視装置のアドレス制御メモリの内容を示す図で
ある。従来、時間スイッチ障害監視装置は、図３に示す
ような構成であった。図３はｎタイムスロットの時間ス
イッチングを行う書込シーケンシャル読出ランダムのＴ
スイッチ１段の時間スイッチである。ｎタイムスロット
に多重化された入力信号Ｓ１はパリティビット生成回路
１１で生成されたパリティビットとともに、カウンタ１
９Ａで発生されたシーケンシャルな書込アドレス列３１
Ａによりメモリ１４に順に書込まれる。
【０００３】スイッチングされた出力信号Ｓ３は、アド
レス制御メモリ２０Ａの内容（図４に示す読出アドレス
列３２Ａ）に従って、メモリ１４から読出されることに
より生成される。この場合には、読出されたデータのみ
パリティチェック回路１２Ａで真偽を判定し、障害監視
を行っていた。
レス制御メモリ２０Ａの内容（図４に示す読出アドレス
列３２Ａ）に従って、メモリ１４から読出されることに
より生成される。この場合には、読出されたデータのみ
パリティチェック回路１２Ａで真偽を判定し、障害監視
を行っていた。
【０００４】
【発明が解決しようとする課題】しかし、このような従
来例の時間スイッチ障害監視装置では、アドレス制御メ
モリにより読出を指定されたメモリの領域しか障害監視
が行われていない問題点があった。
来例の時間スイッチ障害監視装置では、アドレス制御メ
モリにより読出を指定されたメモリの領域しか障害監視
が行われていない問題点があった。
【０００５】また、図４に示すアドレス制御メモリの内
容のように同一メモリ領域を二度読み（読出アドレス列
３２Ａの中の読出アドレスＡＤ１）を行うスイッチング
もあるためにアドレス制御メモリからの読出アドレスの
みでは必然的に全領域の障害監視は行えない問題点があ
った。
容のように同一メモリ領域を二度読み（読出アドレス列
３２Ａの中の読出アドレスＡＤ１）を行うスイッチング
もあるためにアドレス制御メモリからの読出アドレスの
みでは必然的に全領域の障害監視は行えない問題点があ
った。
【０００６】本発明は上記の問題点を解決するもので、
時間スイッチの全領域の障害監視を常時行うことができ
る時間スイッチ障害監視装置を提供することを目的とす
る。
時間スイッチの全領域の障害監視を常時行うことができ
る時間スイッチ障害監視装置を提供することを目的とす
る。
【０００７】
【課題を解決するための手段】本発明は、所定数のタイ
ムスロットに多重化された入力信号のパリティビットを
生成するパリティビット生成回路と、入力する書込アド
レスに基づき上記入力信号およびこのパリティビット生
成回路の出力パリティビットを格納し入力する読出アド
レスに基づきその内容を読出すメモリと、このメモリか
ら読出された出力信号のパリティチェックを行うパリテ
ィチェック回路と、上記メモリに上記書込アドレスおよ
び読出アドレスを与える書込読出手段とを備えた時間ス
イッチ障害監視装置において、上記書込読出手段は上記
メモリに上記入力信号およびパリティビットとともに所
定のタイムスロットを時間スイッチ監視用タイムスロッ
トとして書込む書込アドレスを与え、上記所定のタイム
スロットの読出時に読出アドレスとして上記メモリの全
領域のアドレスを順に繰返し与えて書込読出を行う手段
とを含み、上記パリティチェック回路は上記所定のタイ
ムスロットのパリティチェックを行う手段を含むことを
特徴とする。
ムスロットに多重化された入力信号のパリティビットを
生成するパリティビット生成回路と、入力する書込アド
レスに基づき上記入力信号およびこのパリティビット生
成回路の出力パリティビットを格納し入力する読出アド
レスに基づきその内容を読出すメモリと、このメモリか
ら読出された出力信号のパリティチェックを行うパリテ
ィチェック回路と、上記メモリに上記書込アドレスおよ
び読出アドレスを与える書込読出手段とを備えた時間ス
イッチ障害監視装置において、上記書込読出手段は上記
メモリに上記入力信号およびパリティビットとともに所
定のタイムスロットを時間スイッチ監視用タイムスロッ
トとして書込む書込アドレスを与え、上記所定のタイム
スロットの読出時に読出アドレスとして上記メモリの全
領域のアドレスを順に繰返し与えて書込読出を行う手段
とを含み、上記パリティチェック回路は上記所定のタイ
ムスロットのパリティチェックを行う手段を含むことを
特徴とする。
【０００８】また、本発明は、上記書込アドレスは上記
入力信号をシーケンシャルに上記メモリに書込むアドレ
スであり、上記読出アドレスは上記メモリの内容をラン
ダムに読出すアドレスであることができる。
入力信号をシーケンシャルに上記メモリに書込むアドレ
スであり、上記読出アドレスは上記メモリの内容をラン
ダムに読出すアドレスであることができる。
【０００９】
【作用】書込読出手段はメモリに入力信号およびパリテ
ィビットとともに所定のタイムスロットを時間スイッチ
監視用タイムスロットとして書込む書込アドレスを与
え、所定のタイムスロットの読出時に読出アドレスとし
てメモリの全領域のアドレスを順に繰返し与えて書込読
出を行う。パリティチェック回路は所定のタイムスロッ
トのパリティチェックを行う。
ィビットとともに所定のタイムスロットを時間スイッチ
監視用タイムスロットとして書込む書込アドレスを与
え、所定のタイムスロットの読出時に読出アドレスとし
てメモリの全領域のアドレスを順に繰返し与えて書込読
出を行う。パリティチェック回路は所定のタイムスロッ
トのパリティチェックを行う。
【００１０】以上により時間スイッチの全領域の障害監
視を常時行うことができる。
視を常時行うことができる。
【００１１】
【実施例】本発明の実施例について図面を参照して説明
する。図１は本発明一実施例時間スイッチ障害監視装置
のブロック構成図である。
する。図１は本発明一実施例時間スイッチ障害監視装置
のブロック構成図である。
【００１２】図１において、時間スイッチ障害監視装置
は、（ｎ＋１）個のタイムスロットに多重化された入力
信号Ｓ１のパリティビットを生成するパリティビット生
成回路１１と、入力する書込アドレスに基づき入力信号
Ｓ１およびこのパリティビット生成回路１１の出力パリ
ティビットを格納し入力する読出アドレスに基づきその
内容を読出すメモリ１４と、メモリ１４から読出された
出力信号Ｓ３のパリティチェックを行うパリティチェッ
ク回路１２と、メモリ１４に上記書込アドレスおよび読
出アドレスを与える書込読出手段として１／２分周器１
８、セレクタ１６、カウンタ１９およびアドレス制御メ
モリ２０とを備える。
は、（ｎ＋１）個のタイムスロットに多重化された入力
信号Ｓ１のパリティビットを生成するパリティビット生
成回路１１と、入力する書込アドレスに基づき入力信号
Ｓ１およびこのパリティビット生成回路１１の出力パリ
ティビットを格納し入力する読出アドレスに基づきその
内容を読出すメモリ１４と、メモリ１４から読出された
出力信号Ｓ３のパリティチェックを行うパリティチェッ
ク回路１２と、メモリ１４に上記書込アドレスおよび読
出アドレスを与える書込読出手段として１／２分周器１
８、セレクタ１６、カウンタ１９およびアドレス制御メ
モリ２０とを備える。
【００１３】ここで本発明の特徴とするところは、上記
書込読出手段はメモリ１４に入力信号Ｓ１とともに所定
のタイムスロットを時間スイッチ監視用タイムスロット
として書込む書込アドレスを与え、所定のタイムスロッ
トの読出時に読出アドレスとしてメモリの全領域のアド
レスを順に繰返し与えて書込読出を行う手段としてセレ
クタ１３、１５、カウンタ１７およびデコーダ２１とを
含み、パリティチェック回路１２は所定のタイムスロッ
トのパリティチェックを行う手段を含むことにある。
書込読出手段はメモリ１４に入力信号Ｓ１とともに所定
のタイムスロットを時間スイッチ監視用タイムスロット
として書込む書込アドレスを与え、所定のタイムスロッ
トの読出時に読出アドレスとしてメモリの全領域のアド
レスを順に繰返し与えて書込読出を行う手段としてセレ
クタ１３、１５、カウンタ１７およびデコーダ２１とを
含み、パリティチェック回路１２は所定のタイムスロッ
トのパリティチェックを行う手段を含むことにある。
【００１４】また、書込アドレスは入力信号Ｓ１をシー
ケンシャルにメモリ１４に書込むアドレスであり、読出
アドレスはメモリ１４の内容をランダムに読出すアドレ
スである。
ケンシャルにメモリ１４に書込むアドレスであり、読出
アドレスはメモリ１４の内容をランダムに読出すアドレ
スである。
【００１５】このような構成の時間スイッチ障害監視装
置の動作について説明する。図２は本発明の時間スイッ
チ障害監視装置の動作を示す図である。図１はｎタイム
スロットの時間スィッチングを行う書込シーケンシャル
読出ランダムのＴスイッチ１段の時間スイッチである。
（ｎ＋１）タイムスロットに多重化された信号Ｓ１はパ
リティビット生成回路１１で生成されたパリティビット
とともに、カウンタ１９によって発生されたシーケンシ
ャルな書込アドレス列３１によってメモリ１４に順に書
込まれる。図２に多重化された入力信号Ｓ１と書込アド
レス列３１との関係を示す。
置の動作について説明する。図２は本発明の時間スイッ
チ障害監視装置の動作を示す図である。図１はｎタイム
スロットの時間スィッチングを行う書込シーケンシャル
読出ランダムのＴスイッチ１段の時間スイッチである。
（ｎ＋１）タイムスロットに多重化された信号Ｓ１はパ
リティビット生成回路１１で生成されたパリティビット
とともに、カウンタ１９によって発生されたシーケンシ
ャルな書込アドレス列３１によってメモリ１４に順に書
込まれる。図２に多重化された入力信号Ｓ１と書込アド
レス列３１との関係を示す。
【００１６】スイッチングされた出力信号Ｓ３は、アド
レス制御メモリ２０の内容に基づきメモリ１４から読出
されることにより生成される。
レス制御メモリ２０の内容に基づきメモリ１４から読出
されることにより生成される。
【００１７】本実施例は、出力信号Ｓ３の所定のタイム
スロット３５を時間スイッチ監視用タイムスロットとし
て定義し、時間スイッチ監視用タイムスロット作成用の
デコーダ２１で所定のタイムスロットを発生させ、この
所定のタイムスロットの読出アドレスをカウンタ１９に
よりメモリ１４の全領域のアドレスを順に繰返し生成し
（一例として図２に示す時間スイッチ監視用読出アドレ
ス３４）、メモリ１４から読出されたデータのパリティ
ビットをパリティチェック回路１２で真偽を判定するこ
とにより時間スイッチの全領域の障害監視を行う。
スロット３５を時間スイッチ監視用タイムスロットとし
て定義し、時間スイッチ監視用タイムスロット作成用の
デコーダ２１で所定のタイムスロットを発生させ、この
所定のタイムスロットの読出アドレスをカウンタ１９に
よりメモリ１４の全領域のアドレスを順に繰返し生成し
（一例として図２に示す時間スイッチ監視用読出アドレ
ス３４）、メモリ１４から読出されたデータのパリティ
ビットをパリティチェック回路１２で真偽を判定するこ
とにより時間スイッチの全領域の障害監視を行う。
【００１８】
【発明の効果】以上説明したように、本発明は、時間ス
イッチの全領域の障害監視を常時行うことができる優れ
た効果がある。
イッチの全領域の障害監視を常時行うことができる優れ
た効果がある。
【図１】本発明一実施例時間スイッチ障害監視装置のブ
ロック構成図。
ロック構成図。
【図２】本発明の時間スイッチ障害監視装置の動作を示
す図。
す図。
【図３】従来例の時間スイッチ障害監視装置のブロック
構成図。
構成図。
【図４】従来例の時間スイッチ障害監視装置の動作を示
す図。
す図。
１１ パリティビット生成回路
１２、１２Ａ パリティチェック回路
１３、１５、１６、１６Ａ セレクタ
１４ メモリ
１７、１９、１９Ａ カウンタ
１８、１８Ａ １／２分周器
２０、２０Ａ アドレス制御メモリ
２１ デコーダ
３１、３１Ａ 書込アドレス列
３２、３２Ａ 読出アドレス列
３３ 読出アドレス
３４ 時間スイッチ監視用読出アドレス
３５ 時間スイッチ監視用タイムスロット
Ｓ１ 入力信号
Ｓ２ パリティチェック回路の出力信号
Ｓ３ メモリの出力信号
─────────────────────────────────────────────────────
フロントページの続き
(51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所
Ｈ０４Ｑ 3/52 １０１ Ａ 9076−5Ｋ
Claims (2)
- 【請求項１】 所定数のタイムスロットに多重化された
入力信号のパリティビットを生成するパリティビット生
成回路と、入力する書込アドレスに基づき上記入力信号
およびこのパリティビット生成回路の出力パリティビッ
トを格納し入力する読出アドレスに基づきその内容を読
出すメモリと、このメモリから読出された出力信号のパ
リティチェックを行うパリティチェック回路と、上記メ
モリに上記書込アドレスおよび読出アドレスを与える書
込読出手段とを備えた時間スイッチ障害監視装置におい
て、上記書込読出手段は上記メモリに上記入力信号およ
びパリティビットとともに所定のタイムスロットを時間
スイッチ監視用タイムスロットとして書込む書込アドレ
スを与え、上記所定のタイムスロットの読出時に読出ア
ドレスとして上記メモリの全領域のアドレスを順に繰返
し与えて書込読出を行う手段とを含み、上記パリティチ
ェック回路は上記所定のタイムスロットのパリティチェ
ックを行う手段を含むことを特徴とする時間スイッチ障
害監視装置。 - 【請求項２】 上記書込アドレスは上記入力信号をシー
ケンシャルに上記メモリに書込むアドレスであり、上記
読出アドレスは上記メモリの内容をランダムに読出すア
ドレスである請求項１記載の時間スイッチ障害監視装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3183208A JPH057388A (ja) | 1991-06-26 | 1991-06-26 | 時間スイツチ障害監視装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3183208A JPH057388A (ja) | 1991-06-26 | 1991-06-26 | 時間スイツチ障害監視装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH057388A true JPH057388A (ja) | 1993-01-14 |
Family
ID=16131672
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3183208A Pending JPH057388A (ja) | 1991-06-26 | 1991-06-26 | 時間スイツチ障害監視装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH057388A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07322310A (ja) * | 1994-05-23 | 1995-12-08 | Nec Corp | 時分割スイッチ試験方式 |
-
1991
- 1991-06-26 JP JP3183208A patent/JPH057388A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07322310A (ja) * | 1994-05-23 | 1995-12-08 | Nec Corp | 時分割スイッチ試験方式 |
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