JPH0574140A - 半導体メモリ回路 - Google Patents
半導体メモリ回路Info
- Publication number
- JPH0574140A JPH0574140A JP3235259A JP23525991A JPH0574140A JP H0574140 A JPH0574140 A JP H0574140A JP 3235259 A JP3235259 A JP 3235259A JP 23525991 A JP23525991 A JP 23525991A JP H0574140 A JPH0574140 A JP H0574140A
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 26
- 230000002093 peripheral effect Effects 0.000 claims abstract description 16
- 230000006870 function Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 3
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Abstract
(57)【要約】
【構成】メモリ素子及びメモリ周辺回路３に電圧を供給
するにあたり、外部供給電源電圧ＶＣＣを入力して内部
電圧を発生させるレギュレータ回路１を設ける。このレ
ギュレータ回路１は内部降圧回路として機能する。ま
た、このレギュレータ回路１とは別に低インピーダンス
スイッチ２を設け、レギュレータ１の出力とは異なる電
圧をメモリ素子及びメモリ周辺回路３に供給する。これ
らの異なる電圧は選択的に供給される。 【効果】電圧変動範囲に対してより一層安定した設計を
可能にするとともに、大容量半導体メモリの信頼性試験
を容易に実現できる。
するにあたり、外部供給電源電圧ＶＣＣを入力して内部
電圧を発生させるレギュレータ回路１を設ける。このレ
ギュレータ回路１は内部降圧回路として機能する。ま
た、このレギュレータ回路１とは別に低インピーダンス
スイッチ２を設け、レギュレータ１の出力とは異なる電
圧をメモリ素子及びメモリ周辺回路３に供給する。これ
らの異なる電圧は選択的に供給される。 【効果】電圧変動範囲に対してより一層安定した設計を
可能にするとともに、大容量半導体メモリの信頼性試験
を容易に実現できる。
Description
【０００１】
【産業上の利用分野】本発明は半導体メモリ回路に関
し、特に大容量の半導体メモリ回路に関する。
し、特に大容量の半導体メモリ回路に関する。
【０００２】
【従来の技術】従来の半導体メモリ回路は、外部電圧を
直接駆動電源として使用するのが通列であるが、メモリ
回路の容量増加に伴なって記憶素子及び周辺回路構成す
るトランジスタの微細化が進むと同時に、トランジスタ
耐圧の低下及び消費電力の増大を招いている。このため
に、従来は半導体メモリ内部に外部供給電源電圧を入力
電圧とするレギュレータ回路を設け、外部供給電源電圧
を下げる内部降圧回路として使用するのが、大容量メモ
リ回路の通常手段として一般的である。すなわち、内部
降圧回路の使用により、低消費電力化及び高集積化の両
方を実現可能にしている。例えば、通常の大容量メモリ
回路の電源電圧としては、ＴＴＬ回路と共通の５Ｖ±１
０％の電源電圧が用いられている。
直接駆動電源として使用するのが通列であるが、メモリ
回路の容量増加に伴なって記憶素子及び周辺回路構成す
るトランジスタの微細化が進むと同時に、トランジスタ
耐圧の低下及び消費電力の増大を招いている。このため
に、従来は半導体メモリ内部に外部供給電源電圧を入力
電圧とするレギュレータ回路を設け、外部供給電源電圧
を下げる内部降圧回路として使用するのが、大容量メモ
リ回路の通常手段として一般的である。すなわち、内部
降圧回路の使用により、低消費電力化及び高集積化の両
方を実現可能にしている。例えば、通常の大容量メモリ
回路の電源電圧としては、ＴＴＬ回路と共通の５Ｖ±１
０％の電源電圧が用いられている。
【０００３】一方、１６ＭＤＲＡＭ及び４ＭＳＲＡＭ以
上の大容量メモリ回路としては、外部電圧３Ｖ±１０％
又は３．３Ｖ±１０％の電源電圧が標準化されつつあ
る。また、同時に外部ＴＴＬ電源と内部降圧回路を用い
て半導体メモリ回路内部に降圧回路を形成し、メモリ回
路内部に必要なＴＴＬ電源以下の電圧に低下させる半導
体メモリ回路も使用されている。
上の大容量メモリ回路としては、外部電圧３Ｖ±１０％
又は３．３Ｖ±１０％の電源電圧が標準化されつつあ
る。また、同時に外部ＴＴＬ電源と内部降圧回路を用い
て半導体メモリ回路内部に降圧回路を形成し、メモリ回
路内部に必要なＴＴＬ電源以下の電圧に低下させる半導
体メモリ回路も使用されている。
【０００４】
【発明が解決しようとする課題】上述した従来の内部降
圧回路を有する半導体メモリ回路は、通常用いられる外
部電圧５Ｖ±１０％から新規に標準化されつつある３Ｖ
又は３．３Ｖ±１０％の電圧に切換えるために、内部降
圧回路を電流能力が大きく且つ温度変化を含めて安定に
保つことが必要になる。この回路構成には特に外部電圧
が下がると、内部降圧の発生電圧安定化を困難にすると
いう欠点がある。また、従来の半導体メモリ回路は半導
体メモリの信頼性テストを行う上で外部電圧を変化させ
ても、内部のメモリ素子等にかかる電圧が内部降圧によ
り発生する電圧により低減するので、大容量半導体メモ
リの信頼性テストを十分に行えないという欠点がある。
さらに、従来の半導体メモリ回路は、メモリ装置の必要
電源が５Ｖ系電源と３Ｖ又は３．３Ｖ系電源の２種類が
存在するので、同時に２種類の電源要求に対応する事が
困難であるという欠点がある。
圧回路を有する半導体メモリ回路は、通常用いられる外
部電圧５Ｖ±１０％から新規に標準化されつつある３Ｖ
又は３．３Ｖ±１０％の電圧に切換えるために、内部降
圧回路を電流能力が大きく且つ温度変化を含めて安定に
保つことが必要になる。この回路構成には特に外部電圧
が下がると、内部降圧の発生電圧安定化を困難にすると
いう欠点がある。また、従来の半導体メモリ回路は半導
体メモリの信頼性テストを行う上で外部電圧を変化させ
ても、内部のメモリ素子等にかかる電圧が内部降圧によ
り発生する電圧により低減するので、大容量半導体メモ
リの信頼性テストを十分に行えないという欠点がある。
さらに、従来の半導体メモリ回路は、メモリ装置の必要
電源が５Ｖ系電源と３Ｖ又は３．３Ｖ系電源の２種類が
存在するので、同時に２種類の電源要求に対応する事が
困難であるという欠点がある。
【０００５】本発明の目的は、かかる電圧変動に対して
安定な設計を実現でき、大容量半導体メモリの信頼性試
験を容易にするとともに、各種電源への対応をいずれで
も可能にする半導体メモリ回路を提供することにある。
安定な設計を実現でき、大容量半導体メモリの信頼性試
験を容易にするとともに、各種電源への対応をいずれで
も可能にする半導体メモリ回路を提供することにある。
【０００６】
【課題を解決するための手段】本発明の半導体メモリ回
路は、メモリ素子及びメモリ周辺回路と、外部供給電源
電圧を入力して内部電圧を発生させるレギュレータ回路
と、前記外部供給電源電圧を直接、内部電源電圧として
供給する低インピーダンススイッチとを有し、前記レギ
ュレータ回路の出力電圧あるいは前記低インピーダンス
スイッチを介した電圧を内部電源電圧として使用するよ
うに構成される。
路は、メモリ素子及びメモリ周辺回路と、外部供給電源
電圧を入力して内部電圧を発生させるレギュレータ回路
と、前記外部供給電源電圧を直接、内部電源電圧として
供給する低インピーダンススイッチとを有し、前記レギ
ュレータ回路の出力電圧あるいは前記低インピーダンス
スイッチを介した電圧を内部電源電圧として使用するよ
うに構成される。
【０００７】また、本発明の半導体メモリ回路は、メモ
リ素子及びメモリ周辺回路と、第１の外部供給電源電圧
を供給する第１の電源パッドと、前記第１の外部供給電
源電圧を入力して内部電圧を発生させるレギュレータ回
路と、前記第１の外部供給電源電圧とは異なる第２の外
部供給電源電圧を直接内部電圧として前記メモリ素子及
びメモリ周辺回路に供給する第２の電源パッドとを有し
て構成される。
リ素子及びメモリ周辺回路と、第１の外部供給電源電圧
を供給する第１の電源パッドと、前記第１の外部供給電
源電圧を入力して内部電圧を発生させるレギュレータ回
路と、前記第１の外部供給電源電圧とは異なる第２の外
部供給電源電圧を直接内部電圧として前記メモリ素子及
びメモリ周辺回路に供給する第２の電源パッドとを有し
て構成される。
【０００８】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。
て説明する。
【０００９】図１は本発明の第１の実施例を示す半導体
メモリ回路のブロック図である。図１に示すように、本
実施例はメモリ素子及びメモリ周辺回路３と、このメモ
リ素子及びメモリ周辺回路３に電源電圧ＶＣＣを降圧し
て供給するレギュレータ又は内部降圧回路１と、外部電
源ＶＣＣに接続され且つレギュレータ回路又は内部降圧
回路１をバイパスするように接続された低インピーダン
スのヒューズ等のスイッチ２とから構成されている。か
かる半導体メモリ回路においては、低インピーダンスス
イッチ２を開放しない場合、メモリ素子及びメモリ周辺
回路３に直接外部の電源電圧ＶＣＣが供給される。ま
た、スイッチを開放した場合は、レギュレータ回路又は
内部降圧回路１の出力電圧がメモリ素子及びメモリ周辺
回路３の電源として供給される。このように、外部電源
ＶＣＣとこれを降圧させた電圧のいずれかを選択的に供
給できるので、電圧変動範囲に対してより一層の安定化
した設計を行なうことができる。また、外部電圧の直接
供給ができるので、大容量半導体メモリの信頼性試験を
容易に実現でき、いずれの電源への対応をも可能にして
いる。
メモリ回路のブロック図である。図１に示すように、本
実施例はメモリ素子及びメモリ周辺回路３と、このメモ
リ素子及びメモリ周辺回路３に電源電圧ＶＣＣを降圧し
て供給するレギュレータ又は内部降圧回路１と、外部電
源ＶＣＣに接続され且つレギュレータ回路又は内部降圧
回路１をバイパスするように接続された低インピーダン
スのヒューズ等のスイッチ２とから構成されている。か
かる半導体メモリ回路においては、低インピーダンスス
イッチ２を開放しない場合、メモリ素子及びメモリ周辺
回路３に直接外部の電源電圧ＶＣＣが供給される。ま
た、スイッチを開放した場合は、レギュレータ回路又は
内部降圧回路１の出力電圧がメモリ素子及びメモリ周辺
回路３の電源として供給される。このように、外部電源
ＶＣＣとこれを降圧させた電圧のいずれかを選択的に供
給できるので、電圧変動範囲に対してより一層の安定化
した設計を行なうことができる。また、外部電圧の直接
供給ができるので、大容量半導体メモリの信頼性試験を
容易に実現でき、いずれの電源への対応をも可能にして
いる。
【００１０】図２は本発明の第２の実施例を示す半導体
メモリ回路のブロック図である。図２に示すように、本
実施例は半導体メモリ回路の内部に２つ以上の電源パッ
ド４および５を設けて構成されている。すなわち、第１
の電源パッド４のみにワイヤボンディングを行った場合
は外部供給電源ＶＣＣが第１のＶＣＣパッド４に与えら
れ、レギュレータ回路又は内部降圧回路１の降圧された
出力電圧がメモリ素子及びメモリ周辺回路３の内部電圧
として供給される。このとき、第２の電源パッド５はボ
ンディングされないため、オープンの状態となる。また
逆に、第２の電源パッド５にボンディングを行い、第１
の電源パッド４をオープン又は第１の電源パッド４もボ
ンディングした場合は、メモリ素子及びメモリ周辺回路
３の内部電圧として外部供給電源電圧ＶＣＣが直接印加
される。従って、本実施例はボンディングパッド４ある
いは５を外部供給電源と内部降圧の供給電源の２つ以上
を用意することにより、半導体メモリ回路の使用電源を
選択している。このように構成すると、本実施例も前述
した第１の実施例と同様の結果が得られる。
メモリ回路のブロック図である。図２に示すように、本
実施例は半導体メモリ回路の内部に２つ以上の電源パッ
ド４および５を設けて構成されている。すなわち、第１
の電源パッド４のみにワイヤボンディングを行った場合
は外部供給電源ＶＣＣが第１のＶＣＣパッド４に与えら
れ、レギュレータ回路又は内部降圧回路１の降圧された
出力電圧がメモリ素子及びメモリ周辺回路３の内部電圧
として供給される。このとき、第２の電源パッド５はボ
ンディングされないため、オープンの状態となる。また
逆に、第２の電源パッド５にボンディングを行い、第１
の電源パッド４をオープン又は第１の電源パッド４もボ
ンディングした場合は、メモリ素子及びメモリ周辺回路
３の内部電圧として外部供給電源電圧ＶＣＣが直接印加
される。従って、本実施例はボンディングパッド４ある
いは５を外部供給電源と内部降圧の供給電源の２つ以上
を用意することにより、半導体メモリ回路の使用電源を
選択している。このように構成すると、本実施例も前述
した第１の実施例と同様の結果が得られる。
【００１１】
【発明の効果】以上説明したように、本発明の半導体メ
モリ回路は、供給電源として外部供給電源を直接供給す
る手段と内部レギュレータ回路又は内部降圧回路の出力
電源電圧を供給する手段を有することにより、レギュレ
ータ回路又は内部降圧回路は外部電源をＴＴＬ共通の５
Ｖ±１０％電源より素子に必要な内部電圧を発生するた
めにのみ設計すればよく、３Ｖ又は３．３Ｖ±１０％等
の電源は外部電圧を直接使用するため電圧変動範囲に対
してより一層安定な設計を実現できるという効果があ
る。また、本発明は信頼性試験にあたり内部降圧回路を
使用せず、直接外部電圧で試験電圧を内部のメモリ回路
やメモリ素子に供給することができるので、大容量半導
体メモリの信頼性試験を容易に実施出来るという効果が
ある。更に、本発明は装置要求の５Ｖ系電源への対応お
よび低電圧電源への対応をいずれでも可能にするという
効果もある。
モリ回路は、供給電源として外部供給電源を直接供給す
る手段と内部レギュレータ回路又は内部降圧回路の出力
電源電圧を供給する手段を有することにより、レギュレ
ータ回路又は内部降圧回路は外部電源をＴＴＬ共通の５
Ｖ±１０％電源より素子に必要な内部電圧を発生するた
めにのみ設計すればよく、３Ｖ又は３．３Ｖ±１０％等
の電源は外部電圧を直接使用するため電圧変動範囲に対
してより一層安定な設計を実現できるという効果があ
る。また、本発明は信頼性試験にあたり内部降圧回路を
使用せず、直接外部電圧で試験電圧を内部のメモリ回路
やメモリ素子に供給することができるので、大容量半導
体メモリの信頼性試験を容易に実施出来るという効果が
ある。更に、本発明は装置要求の５Ｖ系電源への対応お
よび低電圧電源への対応をいずれでも可能にするという
効果もある。
【図１】本発明の第１の実施例を示す半導体メモリ回路
のブロック図である。
のブロック図である。
【図２】本発明の第２の実施例を示す半導体メモリ回路
のブロック図である。
のブロック図である。
１ レギュレータ回路 ２ 低インピーダンススイッチ ３ メモリ素子及びメモリ周辺回路 ４ 第１の電源（ＶＣＣ）パッド ５ 第２の電源（ＶＣＣ）パッド
Claims (2)
- 【請求項１】 メモリ素子及びメモリ周辺回路と、外部
供給電源電圧を入力して内部電圧を発生させるレギュレ
ータ回路と、前記外部供給電源電圧を直接、内部電源電
圧として供給する低インピーダンススイッチとを有し、
前記レギュレータ回路の出力電圧あるいは前記低インピ
ーダンススイッチを介した電圧を内部電源電圧として使
用することを特徴とする半導体メモリ回路。 - 【請求項２】 メモリ素子及びメモリ周辺回路と、第１
の外部供給電源電圧を供給する第１の電源パッドと、前
記第１の外部供給電源電圧を入力して内部電圧を発生さ
せるレギュレータ回路と、前記第１の外部供給電源電圧
とは異なる第２の外部供給電源電圧を直接内部電圧とし
て前記メモリ素子及びメモリ周辺回路に供給する第２の
電源パッドとを有することを特徴とする半導体メモリ回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3235259A JPH0574140A (ja) | 1991-09-17 | 1991-09-17 | 半導体メモリ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3235259A JPH0574140A (ja) | 1991-09-17 | 1991-09-17 | 半導体メモリ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0574140A true JPH0574140A (ja) | 1993-03-26 |
Family
ID=16983437
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3235259A Pending JPH0574140A (ja) | 1991-09-17 | 1991-09-17 | 半導体メモリ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0574140A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5994950A (en) * | 1996-11-19 | 1999-11-30 | Nec Corporation | Regulator built-in semiconductor integrated circuit |
| JP5440512B2 (ja) * | 2009-02-09 | 2014-03-12 | 日本電気株式会社 | 電子回路、回路装置、試験システム、電子回路の制御方法 |
| US10126767B2 (en) | 2016-03-29 | 2018-11-13 | Renesas Electronics Corporation | Semiconductor device having a regulator |
| KR20240045790A (ko) | 2022-09-30 | 2024-04-08 | 윈본드 일렉트로닉스 코포레이션 | 전압생성회로 및 반도체 기억장치 |
-
1991
- 1991-09-17 JP JP3235259A patent/JPH0574140A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5994950A (en) * | 1996-11-19 | 1999-11-30 | Nec Corporation | Regulator built-in semiconductor integrated circuit |
| JP5440512B2 (ja) * | 2009-02-09 | 2014-03-12 | 日本電気株式会社 | 電子回路、回路装置、試験システム、電子回路の制御方法 |
| US10126767B2 (en) | 2016-03-29 | 2018-11-13 | Renesas Electronics Corporation | Semiconductor device having a regulator |
| KR20240045790A (ko) | 2022-09-30 | 2024-04-08 | 윈본드 일렉트로닉스 코포레이션 | 전압생성회로 및 반도체 기억장치 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19990316 |